专利名称：用于智能卡仿真调试系统的硬件断点电路的制作方法
技术领域：
本实用新型涉及智能卡仿真调试技术领域，特别是用于智能卡仿真调试系统的硬件断点电路。
背景技术：
智能卡仿真调试系统中的硬件断点实现，一般的方法是在仿真单元中采用具有断点功能的仿真CPU。仿真CPU将断点信息存储在其寄存器中，当用户程序地址与此地址相同时，仿真CPU即进入断点状态。这种方法的缺点在于智能卡仿真调试系统的设计受仿真CPU的制约，没有某型号的仿真CPU就无法设计与该型号相对应的仿真调试系统。该方法的另一个缺点是受仿真CPU内部资源的限制，只能实现单地址的程序断点，无法实现多地址的程序断点和任意地址的数据读写断点。
发明内容
为了克服上述现有技术的缺点，本实用新型的目的是提供一种用于智能卡仿真调试系统的硬件断点电路。使用本实用新型可以实现硬件断点不再受仿真CPU的制约，并可实现任意地址的用户程序和数据读写的硬件断点。
为了达到上述的发明目的，本实用新型的技术方案以如下方式实现
用于智能卡仿真调试系统的硬件断点电路，它置于智能卡仿真调试系统的仿真单元内，并与仿真单元内的仿真CPU相连接。其结构特点是，它包括存储断点信息的存储器、总线选择电路、断点读取信号生成电路及断点输出信号产生电路。仿真CPU的总线与总线选择电路的输入端连接，与仿真CPU总线对应的控制信号分别连接到总线选择电路的控制端和断点输出信号产生电路的输入端。断点读取信号生成电路和总线选择电路的输出分别与存储器的控制端和输入端相连，存储器的输出端连接断点输出信号产生电路，由断点输出信号产生电路将断点信息输出。
在上述的硬件断点电路中，所述存储器中包括并行地址线、数据线和读写控制线。总线选择电路的输出与存储器中的并行地址线连接，断点读取信号生成电路的输出与存储器中的读写控制线连接，存储器中的数据线输出到断点输出信号产生电路。
在上述的硬件断点电路中，所述存储器可以选择RAM、ROM、EPROM、EEPROM、双口RAM或者多端口RAM的任一种。
在上述的硬件断点电路中，所述总线选择电路包括一个或多个多路选择器，与多路选择器相连的仿真CPU总线包括程序地址总线和数据地址总线。
在上述的硬件断点电路中，所述断点读取信号生成电路包括一个多输入的或门，输入到或门的仿真CPU总线对应的控制信号包括取指令信号、读数据信号和写数据信号。
在上述的硬件断点电路中，所述断点输出信号产生电路包括一个多输入的或门。
本实用新型由于采用了上述的结构，将本实用新型应用于智能卡仿真调试系统中，可以免受仿真CPU是否具有断点调试功能的制约，从而扩大了智能卡仿真调试系统的使用范围。通过对总线和多路控制信号的选择，可以实现任意地址的用户程序和数据读写的硬件断点。
以下结合附图和具体实施方式
对本实用新型做进一步说明。
图1为本实用新型应用的智能卡仿真调试系统的连接示意图；图2为本实用新型在仿真单元内的连接示意图；图3为本实用新型的工作原理图；图4为本实用新型的电路原理图。
具体实施方式
参看图1和图2，将本实用新型置于智能卡仿真调试系统的仿真单元内，并与仿真单元内的仿真CPU相连接。仿真CPU的总线和控制信号输出到本实用新型，本实用新型将断点输出信号再反馈回仿真CPU。
参看图3和图4，本实用新型硬件断点电路包括存储断点信息的存储器、总线选择电路、断点读取信号生成电路及断点输出信号产生电路。存储器中包括并行地址线、数据线和读写控制线；总线选择电路包括一个或多个多路选择器；断点读取信号生成电路包括一个多输入的或门；断点输出信号产生电路也包括一个多输入的或门。存储器可以选择RAM、ROM、EPROM、EEPROM、双口RAM或者多端口RAM的任一种。仿真CPU总线中的程序地址总线和数据地址总线分别与总线选择电路中多路选择器的输入端连接。与仿真CPU总线对应的控制信号包括取指令信号、读数据信号和写数据信号，它们分别连接到总线选择电路中多路选择器的控制端和断点输出信号产生电路中多输入或门的输入端。断点读取信号生成电路的输出连接到存储器中的读写控制线，总线选择电路的输出端连接到存储器中的并行地址线。存储器的数据线作为输出端连接断点输出信号产生电路的多输入或门，进行或运算后将断点信息输出到仿真CPU。
本实用新型使用时，仿真CPU将要设置的程序断点或数据断点的地址发送给多路选择器。断点读取信号生成电路将仿真CPU总线的对应控制信号进行或运算，这里的对应控制信号都假设为高有效，如果为低有效只需对控制信号进行电平转换即可。多路选择器将设置的相应类型断点的地址输送到存储器中的并行地址线。存储器将要执行的断点类型和执行方式用同一个字节的不同数据位来表示，如可用D0位表示程序断点，D1位表示数据读断点、D2位表示数据写断点等，其中用1表示断点有效，0表示断点无效。信息数据通过数据线发送给断点输出信号产生电路的多输入的或门，或运算后产生的断点信息输出到仿真CPU执行相应断点操作。
权利要求1.用于智能卡仿真调试系统的硬件断点电路，它置于智能卡仿真调试系统的仿真单元内，并与仿真单元内的仿真CPU相连接，其特征在于，它包括存储断点信息的存储器、总线选择电路、断点读取信号生成电路及断点输出信号产生电路，仿真CPU的总线与总线选择电路的输入端连接，与仿真CPU总线对应的控制信号分别连接到总线选择电路的控制端和断点输出信号产生电路的输入端，断点读取信号生成电路和总线选择电路的输出分别与存储器的控制端和输入端相连，存储器的输出端连接断点输出信号产生电路，由断点输出信号产生电路将断点信息输出。
2.根据权利要求1所述的用于智能卡仿真调试系统的硬件断点电路，其特征在于，所述存储器中包括并行地址线、数据线和读写控制线，总线选择电路的输出与存储器中的并行地址线连接，断点读取信号生成电路的输出与存储器中的读写控制线连接，存储器中的数据线输出到断点输出信号产生电路。
3.根据权利要求1或2所述的用于智能卡仿真调试系统的硬件断点电路，其特征在于，所述存储器可以选择RAM、ROM、EPROM、EEPROM、双口RAM或者多端口RAM的任一种。
4.根据权利要求1所述的用于智能卡仿真调试系统的硬件断点电路，其特征在于，所述总线选择电路包括一个或多个多路选择器，与多路选择器相连的仿真CPU总线包括程序地址总线和数据地址总线。
5.根据权利要求1所述的用于智能卡仿真调试系统的硬件断点电路，其特征在于，所述断点读取信号生成电路包括一个多输入的或门，输入到或门的仿真CPU总线对应的控制信号包括取指令信号、读数据信号和写数据信号。
6.根据权利要求1所述的用于智能卡仿真调试系统的硬件断点电路，其特征在于，所述断点输出信号产生电路包括一个多输入的或门。
专利摘要用于智能卡仿真调试系统的硬件断点电路，涉及智能卡仿真调试技术领域。本实用新型包括存储断点信息的存储器、总线选择电路、断点读取信号生成电路及断点输出信号产生电路。仿真CPU的总线与总线选择电路的输入端连接，与仿真CPU总线对应的控制信号分别连接到总线选择电路的控制端和断点输出信号产生电路的输入端。断点读取信号生成电路和总线选择电路的输出分别与存储器的控制端和输入端相连，存储器的输出端连接断点输出信号产生电路，由断点输出信号产生电路将断点信息输出。使用本实用新型可以实现硬件断点不再受仿真CPU的制约，并可实现任意地址的用户程序和数据读写的硬件断点。
文档编号G06F11/00GK2783418SQ20052002289
公开日2006年5月24日 申请日期2005年4月1日 优先权日2005年4月1日
发明者丁义民, 王琨, 陈震, 孟庆云, 徐磊, 王强 申请人:北京清华同方微电子有限公司