专利名称：电路设计方法及系统的制作方法
技术领域：
本发明总体上涉及VLSI电路设计，更具体地说，涉及这样一种自动技术，该技术估计引脚位置和要用于使电路布图的多个放置的电路元件中的至少一些电路元件互连的互连段的长度，以及使用该估计的引脚位置和互连段的长度估计该电路布图的电阻电容互连寄生。
背景技术：
在大规模VLSI电路设计项目中，最初的步骤是创建对芯片功能的描述。此描述是用寄存器传输语言(“RTL”)写成的。电路设计的一个考虑是优化配置的电阻电容(RC)值，同时使RC值可能对定时造成的负面影响最小。VLSI电路的不同元件之间的信号连接路径具有固有的RC值，其会导致传播延时。这些值在文中被称为RC互连寄生。
根据已知的设计技术，通过在VLSI设计项目的最初设计阶段仅考虑电容元件来完全或几乎忽略RC寄生值。由于RC寄生延时通常小于门延时，所以这是可以接受的。根据此方法，在最初布图阶段忽视电阻元件，而将全部线路电容汇集在一起。在过去这会产生较好的估计。
另一种设计方法是将表示RC互连寄生的RC值人工地放置在示意图内。这包括粗略地规划各个块将放置的位置，然后根据画出的设计平面图人工地测量或估计所关心的连线的长度。这样，可在示意图上人工地注释电阻和电容寄生。然后通过定时工具分析具有估计的互连和通路寄生元件的示意图，以便进行定时和面积优化。此过程需要设计者方在测量和估计设计中的电路元件之间的连线长度方面要做很多的人工工作，然后用这些寄生电元件注释示意图。估计的电路元件之间的连线长度的精度和完整性依赖于设计者的经验，并且在大VLSI电路设计组内会有很大的不同。使用此方法，在直到完全布线(route)布图并且执行提取定时之前将不能很确信地知道设计的定时。在移动元件或者研究不同的配置时，这种人工密集的过程还使得难以考虑RC寄生值，这是因为需要重新计算寄生值。此设计方法的另一缺陷在于在考虑RC寄生延时之前设计工作比较漫长，使得难以修改设计以克服这种RC寄生延时的负面影响。本发明提供了用于解决现有方法的这些缺陷的技术。
发明内容
通过提供一种电路设计方法来克服现有技术的缺陷并提供额外的优点，该电路设计方法包括自动估计要用于使电路布图的多个放置的电路元件的至少一些电路元件互连的互连段的长度，该自动估计包括自动生成将与该电路布图的至少一些电路元件一起使用的多个引脚的引脚位置，并使用布线估计器根据生成的多个引脚的引脚位置估计互连段的长度，其中互连段互连多个引脚；并使用估计的互连段长度自动估计将用于电路布图的互连段的电阻电容互连寄生。
在某些增强的方面，本发明包括将从电路布图的示意图得到的互连属性和估计的互连段长度一起使用，以自动估计将用于布图的互连段的电阻电容互连寄生。互连属性定义了至少一些互连段的电和物理特性。该方法还可包括根据估计的电阻电容互连寄生自动更新电路的示意性网表。互连段可包括将用于使多个引脚互连的多个网络(net)，其中每个网络包括至少一个互连段。此外，自动生成引脚位置可包括为每个网络任意选择用于该网络的源引脚，并自动选择与该源引脚的距离最短的至少一个宿(sink)引脚。另外，电路布图可包括多个互连层，并且该方法可包括为电路的较低的互连层预先指定引脚位置，并且其中自动生成引脚位置可包括为多个互连层的至少一个其它的更高的互连层中的多个引脚自动生成引脚位置。
文中还说明和要求保护了对应于上文总结的方法的系统和计算机程序产品。
此外，通过本发明的技术可实现另外的特征和优点。本发明的其它实施例和方面在文中被详细说明并且被认为是被要求保护的本发明的一部分。
在说明书结尾处的权利要求中具体指出和明确地要求保护了作为本发明的主题。从下面结合附图的详细说明中可清楚地看到本发明的前述和其它目的、特征和优点，在附图中图1示出包括且使用本发明的一个或多个方面的计算环境的一个示例；图2是根据本发明的一个方面的用于估计电阻电容互连寄生的自动过程的一个实施例的流程图；图3示出根据本发明的一个方面的示出非默认互连的网络属性的网络示意图的一个实施例；图4示出根据本发明的一个方面的电路布图的一个示例，该电路布图示出功能宏的三个简化实例，以及用于每个宏和将经由网络电互连的子宏的引脚位置；图5示出根据本发明的一个方面的示出为网络自动选择的源和宿引脚位置的图4的电路布图；图6示出根据本发明的一个方面的使图5的功能宏互连的网络的Steiner图表参数的一个示例；图7示出根据本发明的一个方面的图5的电路布图，其示出给定图4和5的电路布图的网络的Steiner布线图；图8是根据本发明的一个方面的示出指定默认互连的网络属性的图7的网络的估计寄生RC模型；图9是根据本发明的一个方面的示出指定非默认的互连的网络属性的图7的网络的估计寄生RC模型；及图10是根据本发明的一个方面的使用自动寄生互连估计过程的一个电路设计过程的流程图。
具体实施例方式
如上面简单地说过的，在客户VLSI电路设计中，通常根据画出的设计平面图人工地测量或估计设计中的电路之间的互连寄生(连线或通路)。然后将这些互连寄生元件人工注释在示意图上。然后，通过定时工具分析具有该估计的互连寄生的示意图，以便进行定时和面积优化。此过程需要设计者方在测量和估计设计中的电路之间的连线长度然后用这些寄生元件注释示意图方面要做很多的人工工作。估计的电路之间的互连长度的精度和完整性依赖于设计者的经验，并且在大VLSI电路设计组内会有很大的不同。由于所需的时间，所以通常仅估计互连长度的关键部分，从而在直到完全布线电路布图并且执行提取定时之前将不能很确信地知道设计的定时。
一般来说，文中提供了一种用于结合在电路示意图提供的某些网络属性并根据在使电路布图中放置的电路元件互连的所有网络上执行的估计的布线来估计例如客户VLSI电路的互连寄生的自动工具。估计互连段长度包括自动生成将在至少一个金属层中使用以使电路布图的至少一个电路元件互连的多个引脚的引脚位置。然后使用布线估计器例如Steiner布线估计器根据生成的多个引脚的引脚位置估计互连段的长度。组合估计的互连段长度和网络属性以自动创建将用于电路布图的互连段的估计的电阻电容寄生模型。然后，在根据定义的电路布图对电路设计进行最后的布线工作之前，使互连段以及金属层之间的通路的这些电阻电容(RC)寄生模型与电路示意图中的电路元件相结合，以便随后对电路设计进行精确的定时分析。
在更详细地说明本发明的各个方面之前，提供下面的定义以有助于理解本发明·示意图-电路的电图。
·平面图-指示VLSI电路分层结构中的特定层内的特定物体的位置、大小和形式要素的图解图。平面图是布图的前提。
·默认互连-具有使芯片中的每个连线层中的连线路径的数量最大同时还对于给定的VLSI半导体工艺满足芯片中的大部分连接/网络的RC延时和耦合噪声要求的电和物理特性的互连。它们通常具有最小的宽度和最小的间隔，并且对于长或者具有重载荷的互连/网络具有大的RC寄生延时。
·默认互连的网络属性-给定电路设计的默认互连/连线的电和物理特性的值。
·非默认互连-电路的特定互连/连线的特别选择的电和/或物理特性。例如，与默认互连相比，关键连线路径可具有较大的互连宽度、更大的互连间隔、具有较低电阻率的金属层和/或更多的屏蔽，以便减小这些互连的寄生RC延时。
·非默认互连的网络属性-给定电路设计的非默认互连/连线的电和物理特性的值。
·电路布图-指示物体的位置、大小和形式要素的图，其包括物体的连接性和详细形状以及物体之间的互连布线。物体的详细形状代表半导体工艺的不同制造层即多门(polygate)、用于互连物体的金属层，晶体管的P+扩散区、晶体管的N+扩散区等。被完整地放置、布线和检查的电路布图可用于制造VLSI电路/芯片。
·放置的电路元件-放置在图形电路布中的电路的元件或物体，本发明的工具可从该元件或物体估计引脚位置、互连段长度和电阻电容互连寄生。
·网表-VLSI电路/芯片内的两个或多个元件的引脚之间的连接的文本描述。这些引脚/元件可来自VLSI芯片分层结构的不同层。每个连接具有与其相关联的唯一的名称。网表包括元件例示，并且有时包含它们的连接的电和物理特性信息。
·Steiner布线估计器-用于使用Steiner树/图/布线估计来估计互连段的长度的工具。在包括North-Holland 1992年10月出版的Hwang等人的标题为“The Steiner Tree Problem(Annals of DiscreteMathematics，Vol.53)”的出版物——其全文结合在此作为参考——的多种出版物中更详细地说明了Steiner估计。
·寄生RC模型-通过使用互连段长度、互连间隔、互连宽度、互连的金属层和邻近的敌对因素中的至少一些的公式根据本发明的一个方面确定的具有特定值的电阻电容模型。例如，公式可基于互连的几何形状，互连的左侧、右侧、上部和下部邻近的几何形状，互连的左侧和右侧邻近的开关状态，互连的材料以及金属层之间的介电材料。
·VLSI电路分层结构-超大规模集成(VLSI)电路分层结构包括多个功能电路单元层。作为一个示例，VLSI电路可包括多个部件，每个部件包括宏。一个宏可包括一个或多个子宏，一个子宏包括一个或多个门/单元。一个门/单元可包括一个或多个可在布图或示意图中画出和示出的晶体管/器件。分层结构的每一层存在与其相关联的输入/输出引脚。VLSI电路的示例包括微处理器、DRAM、DSP。部件的示例包括浮点部件和指令取部件。宏的示例包括32位并行加法器和32位寄存器。子宏的示例包括时钟驱动器、锁存器和4位行波(ripple)进位加法器。门/单元的示例是2输入的NAND和3输入的NOR器件等。
现在参照附图，图1中示出了包括且使用本发明的一个或多个方面的计算环境的一个实施例。计算环境100包括例如中央处理单元102、存储器104(例如主存储器)和经由例如一条或多条总线108相互耦合的一个或多个输入/输出(I/O)器件106。
作为一个示例，计算环境100可包括International BusinessMachines Corporation提供的运行AIX操作系统的RISC工作站。但是，本领域的技术人员应注意到，文中公开的概念并不局限于参照的具体计算环境体系结构，而是可与支持所述的创新功能的任何计算环境一起使用。
图2示出根据本发明的一个方面的用于自动估计电阻电容互连寄生的过程或工具的一个实施例的流程图。此过程假设存在这样的电路示意图，即在一个实施例中该电路示意图可具有非默认互连200的网络属性。在传统的电路设计过程中，以传统的方式生成具有放置的电路元件的电路布图。作为一个示例，被设计的电路可包括客户VLSI电路。文献中说明了电路布图的生成。例如，可参考Addison-WesleyPublishing Company(1985)出版的N.Weste和K.Eshraghian的标题为“Principles of CMOS VLSI DesignA System Perspective”的教科书中的可适用讨论，其全文结合在此作为参考。
处理从通过遍历定位每个引脚在每个网络上的可能位置及其X、Y坐标的电路布图开始220。然后，处理在布图中为每个网络自动选择引脚位置230。作为示例，这可通过定位该网络的源引脚(即输出引脚)，然后为每个要与该网络相连的宏选择宿引脚(即输入引脚)实现。每个宏的宿引脚被选择为与该源引脚的距离最短的引脚位置。假设给定宏内的任何子宏在比当前分析的层低的分层结构的层内电连接在一起。此外，该处理假设在分层结构的较低或最低的层内，在用于互连元件例如给定宏内的子宏的放置的电路的布图中指定引脚位置。
作为另一个示例，对于包括放置的电路的布图中的元件的宏的任何子宏中的并且连接到该宏的输入/输出的任何引脚，来自子宏的引脚位置“弹出(pop up)”作为分层结构的下一个最高层上的布图I/O的近似位置。如果进入宏的输入信号扇出到多个子宏，则该宏可具有多个可能的定义该一个逻辑引脚(即对于每个子宏，至少一个引脚)的引脚位置。通过自动选择最接近金属分层结构的下一层中的驱动(或源)引脚的引脚位置，文中提出的过程可确保给出冗余最小的互连。如果网络具有多个驱动器(即，大驱动器分为多个门)，则其将有多个源。当从一个子宏上的许多宿引脚选择一个宿引脚时，多个源会产生模糊。在此情况下，可计算网络上的所有源和宿引脚的质心，并且将引脚位置选择为距此质心最近。这种方法意味着引脚选择可在同一实例的例示之间改变。
然后，将生成的每个网络的引脚位置应用于布线估计器例如Steiner布线估计器，以根据选择的引脚形成具有每个网络的Steiner树的点位置的图表240。Steiner图的图表包含描述Steiner树中的连线段的坐标对的列表。为了将坐标映射到布图中的实例终端，使用引脚坐标作为关键字来保持实例和引脚名称散列表。在该散列表中检查Steiner图表中的每个坐标。如果坐标不与引脚相对应，则其是接合点。记录接合点从而其它连线段可如Steiner图所述地连接到这些接合点。记录Steiner图中的连线段的朝向，从而在两个正交方向的段相交的接合点上添加通路。此通路反映了在垂直和水平之间转换金属方向所需的金属层中的改变。当创建连线RC寄生模型以表示段时，其连接到由它们的端点坐标定义的两个网络，而不管它们是引脚还是接合点。通过将坐标、接合点类型、朝向和初始网络名称连成一串来为这些网络构建唯一的网络名称。最终的具有Steiner估计的寄生的网表包括反映Steiner段的连线RC模型，子宏块和将该连线模型和子宏块连接在一起的网络。
接下来的过程根据每个网络的Steiner图表中的每个段的长度并假设为默认连接，来为每个互连段创建寄生RC模型250，除非其被网络属性另外定义。由于可通过默认互连满足芯片中的大部分网络的延时和耦合噪声需求，所以假设默认互连。示意图中的网络属性定义了例如少量网络例如需要具有小RC寄生延时的非默认连线的时钟和定时严格的网络的金属层、互连宽度、互连间隔和邻近的敌对情况。假设电路设计中的默认连线对于给定技术具有最小宽度和最小间隔，从而对于较长的互连具有较大的RC寄生延时。
如图2中所示，该过程还包括从示意图生成网表204，这可由本领域的技术人员使用现有的产品即International Business MachinesCorporation的SNL网表生成器容易地实现。然后除去生成的网表内的任何寄生互连RC元件或模型208。这允许将基于Steiner估计段长度的新寄生互连RC模型结合在该网表内260。此外，当布线估计器指示网络中的方向/连线层中的改变时，将电阻通路模型自动插入互连段或互连RC寄生模型之间270。
对于任何具有来自示意图的网络属性的非默认互连，接下来的处理根据这些非默认网络属性修改对应的估计的互连的电/物理特性280。例如，可根据用于所有非默认互连的来自示意图的网络属性修改金属层、互连宽度和间隔。可使用图2的过程自动估计具有放置的电路元件的电路布图中的所有网络，以创建电路设计的完整的互连/通路寄生模型。该过程的输出是用该估计的互连和对应的估计的寄生RC模型更新的网表。此网表在本质上是分层的，其中在一个示例中每个网表文件反映一个示意性的宏图。最后，可使用电路布图根据具有更新的网表的示意图组装器件/电路连接和例示。
作为另外的示例，图3-9示出图2的处理的各个方面的示例。
图3示出具有经由标记为“SEG 1”的网络互连的三个宏实例300、310、320的网络示意图的一个实施例。假设此网络包括具有被定义为层M3(金属层3)、宽度1.5(例如微米)、互连线之间的间隔1.5(例如微米)、无噪声的邻近和零百分比升高的电和物理特性(即网络属性)的非默认互连。本领域的技术人员应理解，这些具体网络属性仅被提供作为示例，并且是目前VLSI电路的典型的非默认互连。
图4描述示出三个宏实例300、310、320的电路布图的一个实例。假设这些实例包括该电路布图中放置的元件。在此示例中，假设实例1 300和实例3 320各包括一个宏，而实例2 310包括多个子宏400a、400b、400c、400d、400e、410，其中仅有子宏400a-400e经由网络“SEG1”与实例1 300和实例3 320电连接。如图所示，假设实例1 300具有一个连接到网络“SEG 1”的输出或源引脚420。实例2 310的五个子宏400a-400e中的每一个均具有一个要与网络“SEG 1”电连接的输入引脚430a-430e。假设实例3具有一个连接到网络“SEG 1”的输入引脚440。在该示意图上提供的网表将给定的引脚定义为输入引脚或输出引脚(即宿或源)。
根据图2的过程，遍历图4的布图，并为网络“SEG 1”识别每个可能的引脚位置，收集这些引脚位置的X、Y坐标(例如绝对值)。为了有利于此过程，本领域的普通技术人员可提供遍历布图并收集这些坐标的自动工具。再一次，在图4的示例中，对于网络“SEG 1”存在一个来自实例1 300的源引脚，并且该网络有六个宿引脚，即来自实例2 310的五个宿引脚430a-430e和来自实例3 320的一个宿引脚440。
参照图5，在识别出源和宿引脚以及它们的位置之后，图2的过程接下来为将连接在网络中的每个实例300、310和320选择一个输入/输出引脚。可任意选择源引脚420，然后根据宿引脚距源引脚的距离来选择宿引脚。作为一个示例，对于每个实例310、320，将自动选择距源引脚420最近的引脚位置，在此示例中，这导致选择实例310的子宏400a的宿引脚430a，和实例320的引脚440。通过选择距源最近的宿引脚位置，使RC寄生延时最小，从而增强定时。根据本发明的一个方面，对于电路布图中将使用的每个网络自动重复图3-5的过程。
图6示出使用为图5的网络“SEG 1”选择的引脚创建Steiner图表的一个示例。根据选择的引脚为每个网络生成Steiner图表。在图6的示例中，假设三个引脚420、430a和440分别表示为X、Y坐标(2，6)、(3，5)和(2，3)(见图7)。Steiner图表用图6中列出的互连段并且如图7所示那样连接引脚420、430a和440。在点(2，5)这个互连段汇合。
根据Steiner图表中的每个段的长度，为假设为默认连线的每个网络估计寄生RC模型。作为示例，图8用插入的寄生RC模型800、810、820描述网络“SEG 1”，RC寄生模型800对坐标(2，5)和(2，6)之间的垂直连线段进行建模，而RC模型820表示坐标(2，5)和(2，3)之间的垂直连线段。模型810是为坐标(2，5)和(3，5)之间的水平连线段估计的寄生RC模型。还为每个互连段指定网络属性。本领域的技术人员可使用Steiner图表和网络属性容易地确定实际RC值。作为另一方面，图2的处理自动生成并插入通路电阻830以便对不同连线层内的垂直互连段和水平段之间的连线层改变建模。通路的电阻值依赖于通路的物理几何形状和半导体工艺中所使用的金属层的电特性。本领域内的技术人员也可容易地确定此电阻的值。通常，事先存储不同金属层和通路的VLSI半导体工艺电参数。
应指出，图8假设提供了具有指定的网络属性的默认互连。在图9中，在模型900、910、920、930中用非默认互连的网络属性代替图8的默认互连。默认互连和非默认互连的实际网络属性依赖于采用的具体技术。在图8的示例中，假设默认互连为0.1微米宽，间隔为0.1微米，并且位于金属层1或金属层2。邻近连线无噪声或者是敌对的，并且假设连线段长度没有升高。图9的模型中定义的非默认互连的特性包括0.4微米的宽度的互连，互连之间相隔0.4微米。假设金属层包括金属层3、金属层4、金属层5等，并且假设邻近是全部无噪声的或者全部是敌对的。可提供连线段长度的增加或减小X％的升高以考虑到比Steiner估计长度更长或更短的长度。
作为示例，给定VLSI电路布图的连线的5％可包括从定时的角度来看严格的互连。这些严格互连对电路的全部定时功能有很大的影响，并且因此，可具有被选择以使寄生RC延时最小的非默认互连。
图10是如何在电路设计过程中使用图2所述的以及图3-9的示例中所述的自动寄生互连估计过程的一个过程示例。如图所示，将具有用于非默认互连的网络属性的示意图200和具有放置的电路元件的电路布图210再次输入自动寄生互连估计过程1000，该过程包括如图2中所述的工具。估计过程1000输出具有估计的互连和寄生RC模型的网表，并且将该网表转发到定时和/或调整工具1010以估计和/或更新电路设计。作为示例，定时工具例如纽约Armonk的InternationalBusiness Machines Corporation提供的EinsTimer和EinsTLT工具，和/或调整器件/大小优化工具例如International Business MachinesCorporation提供的EinsTuner工具可使用具有该寄生互连估计过程输出的估计互连和寄生RC模型的更新的网表，以自动提供对于该网表优化的定时和器件大小。然后可使用此更新的电路设计来更新具有网络属性的示意图200，从而有助于电路设计过程的完成。
本领域的技术人员应从上述讨论中注意到文中公开的估计工具具有很多优点。例如，提出的工具除去了设计者将连线/寄生元件注释在示意图中以便对电路设计建模的费时的工作，并且除去了对设计者从电路平面图实现对连线寄生的精确估计的经验的任何依赖。此外，文中公开的自动估计过程提供了在电路设计中的100％网络上的连线寄生估计，而不仅是在选择的网络上的连线寄生估计(当人工执行时)。处理所有网络——长的和短的，从而揭露设计中的任何延迟定时路径。
公开的过程在早期的图示/放置阶段期间而不是象传统的方法中通常那样在后布图提取之后，产生电路设计的用于晚期和早期模式的精确定时模型。在具有放置的电路的布图与由使用此过程估计生成的寄生创建的定时模型之间的时延对于小的VLSI设计短至30分钟，对于非常大的设计为几个小时。传统的从放置电路经过布线、检查和提取到创建提取的定时模型的时延对于小的VLSI设计通常为1个星期，而对较大的设计通常为2个月或更长。因此，本发明使得可在设计周期中的早期在不同设计定时选项之间有合适的折衷，这使得电路设计可及早完成。
另外，文中提出的方法避免了在由于不完全或不精确的人工连线寄生估计而在后设计提取定时之后发生定时意外的情况下传统方法所必需的费时的重新工作。公开的处理方法使得可对在相同电路设计的不同放置上的连线寄生影响进行精确的定时分析，而不需要在对不同布图重新布线中耗费实际时间和工作。设计者可以此方式迅速地得到放置拓朴的原型。
文中公开的估计过程还减小了由于对设计中的寄生负载的不精确估计而导致出现尺寸过大或过小的器件宽度的可能性。在估计过程中使用网络属性，并且将网络属性居中地存储在示意图中以定义用于指定RC寄生的电特性的金属层、互连宽度和互连间隔。此外，公开的估计过程仅使用具有放置的电路元件和用于示意图中的非默认互连的网络属性的布图作为输入。可用算法生成所有引脚位置而不需要用户干预。当电路中存在多个宿时可从宏的角度考虑为每个I/O引脚考虑多个引脚位置，从而除去了设计者在早期设计阶段人工设计引脚位置的需要。
本发明的一个或多个方面的能力可用软件、固件、硬件或它们的一些组合实现。
本发明的一个或多个方面可包含在具有例如计算机可用介质的产品(例如一种或多种计算机程序产品)内。在这里，该介质包括例如计算机可读程序代码装置或逻辑(例如指令、代码、命令等)以提供和促进本发明的能力。该产品可被包含作为计算机系统的一部分或者被单独销售。
另外，可提供至少一个可被机器读取的程序存储器件，该存储器件包含至少一个可被该机器执行以实现本发明的能力的指令程序。
文中公开的流程图仅是示例。文中说明的这些图或步骤(或操作)可具有很多变型而不会背离本发明的精神。例如，步骤可按不同的顺序执行，或者可添加、删除或修改步骤。所有这些变型都被认为是被要求保护的本发明的一部分。
尽管文中已详细地描述和说明了优选实施例，但是对于相关领域的技术人员很明显，可实现各种修改、添加、替代等而不会背离本发明的精神，并且因此这些都被认为是在如在下面的权利要求中定义的本发明的范围内。
权利要求
1.一种电路设计方法，其包括自动估计将用于使电路布图的多个放置的电路元件的至少一些电路元件互连的互连段的长度，该自动估计包括为将与该电路布图的至少一些电路元件一起使用的多个引脚自动生成引脚位置，并使用布线估计器根据生成的该多个引脚的引脚位置估计互连段的长度，其中该互连段使该多个引脚互连；以及使用估计的互连段长度自动估计将用于电路布图的互连段的电阻电容互连寄生。
2.根据权利要求1的方法，其特征在于，该使用还包括将从电路的示意图得到的互连属性和估计的互连段长度一起使用，以自动估计将用于电路布图的互连段的电阻电容互连寄生，其中该互连属性定义了将使用的至少一些互连段的某些电和物理特性。
3.根据权利要求1的方法，其特征在于，该方法还包括根据估计的电阻电容互连寄生自动更新电路的示意性网表。
4.根据权利要求3的方法，其特征在于，该示意性网表的自动更新包括考虑到默认互连段和非默认互连段之间的不同互连属性。
5.根据权利要求3的方法，其特征在于，该自动更新包括当布线估计器指示互连方向中的改变时向示意图添加通路电阻。
6.根据权利要求1的方法，其特征在于，该互连段是将用于使多个引脚互连的多个网络的一部分，并且每个网络包括互连段中的至少一个互连段。
7.根据权利要求6的方法，其特征在于，该多个网络基本包括使电路布图的放置的电路元件电互连所需的所有网络。
8.根据权利要求6的方法，其特征在于，所述自动生成引脚位置包括为每个网络定位用于该网络的源引脚，并自动选择与该源引脚的距离最短的至少一个宿引脚。
9.根据权利要求1的方法，其特征在于，电路布图包括多个互连层，并且该方法还包括为电路布图的最低的层预先指定引脚位置，并且所述自动生成引脚位置为多个互连层的至少一个其它的更高的互连层中的多个引脚自动生成引脚位置。
10.根据权利要求1的方法，其特征在于，所述自动估计互连段的电阻电容互连寄生包括使用公式以为每个互连段自动估计电阻电容寄生值，该公式为该互连段使用估计的互连长度、互连间隔、互连宽度、互连的金属层和邻近敌对因素中的至少一些。
11.一种电路设计系统，其包括用于自动估计将用于使电路布图的多个放置的电路元件的至少一些电路元件互连的互连段的长度的装置，该用于自动估计的装置包括用于为将与该电路布图的至少一些电路元件一起使用的多个引脚自动生成引脚位置的装置，和用于使用布线估计器根据生成的多个引脚的引脚位置估计互连段的长度的装置，其中该互连段使该多个引脚互连；及用于使用估计的互连段长度自动估计将用于电路布图的互连段的电阻电容互连寄生的装置。
12.根据权利要求11的系统，其特征在于，该用于使用的装置还包括用于将从电路的示意图得到的互连属性和估计的互连段长度一起使用以自动估计将用于布图的互连段的电阻电容互连寄生的装置，其中该互连属性定义了将使用的至少一些互连段的某些电和物理特性。
13.根据权利要求11的系统，其特征在于，该系统还包括用于根据估计的电阻电容互连寄生自动更新电路的示意性网表的装置。
14.根据权利要求13的系统，其特征在于，该用于自动更新示意性网表的装置包括用于考虑到默认互连段和非默认互连段之间的不同互连属性的装置。
15.根据权利要求13的系统，其特征在于，该用于自动更新的装置包括用于当布线估计器指示互连方向中的改变时向示意图添加通路电阻的装置。
16.根据权利要求11的系统，其特征在于，该互连段是将用于使多个引脚互连的多个网络的一部分，并且每个网络包括互连段的至少一个互连段。
17.根据权利要求16的系统，其特征在于，该多个网络基本包括使电路布图的放置的电路元件电互连所需的所有网络。
18.根据权利要求16的系统，其特征在于，该用于自动生成引脚位置的装置包括用于为每个网络定位用于该网络的源引脚，并自动选择与该源引脚的距离最短的至少一个宿引脚的装置。
19.根据权利要求11的系统，其特征在于，电路布图包括多个互连层，并且该系统还包括用于为电路布图的较低的层预先指定引脚位置的装置，并且该用于自动生成引脚位置的装置为多个互连层的至少一个其它的更高的互连层中的多个引脚自动生成引脚位置。
20.根据权利要求11的系统，其特征在于，该用于自动估计互连段的电阻电容互连寄生的装置包括用于使用公式以为每个互连段自动估计电阻电容寄生值的装置，该公式为该互连段使用估计的互连长度、互连间隔、互连宽度、互连的金属层和邻近敌对因素中的至少一个。
21.至少一个可被机器读取的程序存储器件，该程序存储器件包含至少一个可被该机器执行以实现前面任何一个方法权利要求的电路设计方法的指令程序。
全文摘要
提供一种自动估计将用于使电路布图的多个放置的电路元件的至少一些电路元件互连的互连段的长度的电路设计技术。该自动估计包括为将与该电路布图的至少一些电路元件一起使用的分层结构的至少一层中的多个引脚自动生成引脚位置，其中该互连段使该多个引脚互连。使用布线估计器根据多个引脚的引脚位置估计互连段的长度。然后使用估计的互连段长度自动估计将用于电路布图的互连段的电阻电容互连寄生。
文档编号G06F17/50GK1808452SQ20061000641
公开日2006年7月26日 申请日期2006年1月20日 优先权日2005年1月21日
发明者陈耀庆, 乔纳桑·M·邱 申请人:国际商业机器公司