专利名称：关闭无作用的数值逻辑运算单元以节省电力的制作方法
技术领域：
本发明是关于一种处理器，尤其是一种透过关闭无作用的数值逻辑运算单元以节省电力的处理器。
背景技术：
由于集成电路的制程不断地进步，上述电路所整合的半导体装置尺寸亦逐渐缩小，因此导致电路越来越密集，亦由于整合装置间的时脉传播延迟时间缩短而允许更高的时脉速率。
当装置愈趋缩小且时脉日益增高，电路的性能，以其运作速度而言逐渐由其电路架构决定。例如于一微处理器中，数值逻辑运算单元是决定其性能的关键功能单元，因其需执行此微处理器中绝大多数的运算作业，亦由于数值逻辑运算单元主要是以序列式或管线式来运作。尽管事实上每一时脉中仅有一数值逻辑运算单元实际执行有效运算，现今微处理器中所有数值逻辑运算单元仍于每一时脉保持在启动状态。传统的数值逻辑运算单元设计上是启动所有的数值逻辑运算单元，造成需利用额外的逻辑电路以切换无作用的数值逻辑运算单元。上述无作用数值逻辑运算单元的计算结果虽忽略不计，然而其计算过程却浪费电力。此种耗电减少了电池供电时间却没有任何性能助益。
发明内容
本发明于此所揭示的优点与特征的全部或其部份是可足供熟悉此项技术者检验与学习。透过以下说明，特别是申请权利范围所指出的特征可具体了解本发明的特征与优点。
本发明的一实施例提供一种透过关闭数值逻辑运算单元以节省电力的处理器，可用以解决上述传统的处理器未能达成的标的。
于此实施例中，本发明提供一处理器，其特征在于，该处理器包含一解码单元，以产生一致能信号；以及一执行单元，以自该解码单元接收该致能信号，其中该执行单元包含复数个门控数值逻辑运算单元，其中各个该等门控数值逻辑运算单元还包含一逻辑单元，以接收一输入数据、一已解码指令与该致能信号；以及一数值逻辑运算单元，以接收该逻辑单元的输出值并且将一计算结果传送出该门控数值逻辑运算单元；以及一多工器，以根据一选择信号，自该复数个门控数值逻辑运算单元的计算结果中择一作为该执行单元的一输出结果。
其中该逻辑单元于该数值逻辑运算单元不需启动运算时阻绝该输入资料，并且于该数值逻辑运算单元需要启动运算时令该输入资料进入该数值逻辑运算单元。
其中该解码单元对已接收的指令进行解码以产生该致能信号与该已解码指令。
其中该解码单元所产生的该致能信号是用于决定是否启动该复数个数值逻辑运算单元。
其中该逻辑单元包含一与门以接收该输入数据、该已解码指令与该致能信号，该与门的输出值是输出至该数值逻辑运算单元。
其中该逻辑单元包含一或门以接收该输入数据、该已解码指令与该致能信号的倒置信号，该或门的输出值是输出至该数值逻辑运算单元。
其中该逻辑单元包含一多工器，该多工器是连接该输入资料以作为一第一输入、连接该已解码资料作为一第二输入以及该致能信号作为一选择信号，该多工器的输出值是输出至该数值逻辑运算单元。
其中该逻辑单元包含一闩以接收该输入数据、该已解码指令与该致能信号的倒置信号，该闩的输出值是输出至该数值逻辑运算单元。
本发明的另一实施例提供另一种透过关闭数值逻辑运算单元以节省电力的装置。本发明一处理器，其特征在于，该处理器包含一解码单元，以产生一时脉提前致能信号；以及一执行单元，以自该解码单元接收该时脉提前致能信号，其中该执行单元包含复数个门控数值逻辑运算单元，其中各个该等门控数值逻辑运算单元还包含一逻辑单元，以接收一输入数据、一已解码指令与该时脉提前致能信号；以及一数值逻辑运算单元，以接收该逻辑单元的输出值并且将一计算结果传送出该门控数值逻辑运算单元；以及一第一多工器，以根据一选择信号，自该复数个门控数值逻辑运算单元的计算结果中择一作为该执行单元的一输出结果。
其中该逻辑单元于该数值逻辑运算单元不需启动运算时阻绝该输入资料，并且于该数值逻辑运算单元需要启动运算时令该输入资料进入该数值逻辑运算单元。
其中该解码单元对已接受的指令进行解码以产生该致能信号与该已解码指令。
其中该解码单元所产生的该时脉提前致能信号是用于决定是否启动该等数值逻辑运算单元，且该时脉提前致能信号较原时脉提前一周期。
其中该逻辑单元包含一与门，以接收一时脉信号与该时脉提前致能信号，并传送一输出；以及一正反器，以接收该输入数据、该已解码指令与该与门的输出，该正反器的输出值是输出至该数值逻辑运算单元。
其中该逻辑单元包含一第二多工器，以接收一反馈输出信号作为一第一输入、接收该输入资料作为一第二输入、接收该已解码指令作为一第三输入与该时脉提前致能信号作为一选择信号，并产生一输出；以及一正反器，以接收该第二多工器的输出与一时脉信号，该正反器的输出值是输出至该数值逻辑运算单元；其中该第二多工器接收的该反馈输出信号是为该正反器的该输出值的反馈信号。
本发明的又一实施例更提供一种于处理器中减少电力消耗的方法。本发明一种于处理器中减少电力消耗的方法，其特征在于，包含自一解码单元分别接收一致能信号至一执行单元的每一个数值逻辑运算单元，以决定各个该数值逻辑运算单元的开启或关闭；判断各个该数值逻辑运算单元对应的该致能信号是否为开启；若该数值单元对应的该致能信号为关闭，阻绝一输入资料进入该数值逻辑运算单元；并且若该数值单元对应的该致能信号为开启，允许该输入资料进入该数值逻辑运算单元，以于其中进行所欲的数值或逻辑运算；以及根据一选择信号选择该等复数个数值逻辑运算单元的计算结果中一者作为该执行单元的一输出结果。
为进一步说明本发明的具体技术内容，以下结合实施例及附图详细说明如后，其中图1是为先前技术中具有特定阶段的一管线作业处理器的一方块示意图；图2A是为先前技术中一管线作业处理器的解码单元的一方块示意图；图2B是为根据本发明的管线作业处理器的一解码单元的一方块示意图；图3A是为先前技术中一管线作业处理器的一具有多个数值逻辑运算单元的执行单元的一方块示意图；图3B是为根据本发明一管线作业处理器的一具有多个门控数值逻辑运算单元的执行单元的一方块示意图；图4A是为根据本发明一第一实施例的一门控数值逻辑运算单元的一方块示意图；图4B是为根据本发明一第二实施例的一门控数值逻辑运算单元的一方块示意图；图4C是为根据本发明一第三实施例的一门控数值逻辑运算单元的一方块示意图；图4D是为根据本发明一第四实施例的一门控数值逻辑运算单元的一方块示意图；图4E是为根据本发明一第五实施例的一门控数值逻辑运算单元的一方块示意图；图5A是为根据本发明一第六实施例的一门控数值逻辑运算单元的一方块示意图；图5B是为根据本发明一第七实施例的一门控数值逻辑运算单元的一方块示意图；图5C是为根据本发明一第八实施例的一门控数值逻辑运算单元的一方块示意图；以及图6是为根据本发明所提供的执行单元运作的一流程示意图。
具体实施例方式
本发明在此所探讨的方向为一种透过关闭数值逻辑运算单元以节省电力的处理器。为了能彻底地了解本发明，将在下列的描述中提出详尽的步骤及其组成，且本发明的施行并未限定于微处理器领域的技艺者所熟习的特殊细节。另一方面，众所周知的组成或步骤并未描述于细节中，以避免造成本发明不必要的限制。本发明的较佳实施例会详细描述于下，然而除了这些详细描述之外，本发明还可以广泛地施行在其它的实施例中，且本发明的范围不受限定，其以之后的专利范围为准。
一计算机系统的组成可简化为至少三个组件，其具有至少一处理器、至少一存储器单元与至少一输出输入次系统。请参考图1所示，其是描绘一具有五个管线阶段以执行指令的处理器其架构的一方块图。请注意，具有不同组态或不同管线阶段数量的其它管线架构设计亦可符合本发明所揭露的教示与精神。如图1所示的架构，是描绘一指令提取单元110、一解码单元120、一执行单元130、一存储器存取单元140与一暂存器写回单元150。除了于本说明书所揭露的内容以外，上述各单元或逻辑电路方块的运作方式皆依传统方式，已为熟悉此项技术者所熟知，故不于此详述。
悉如周知，上述的指令提取单元110执行指令的存储器提取作业，其是用于判定顺序(in-order)指令执行中，一暂存器档案160内一程序计数器(program counter)的值或内容，该类顺序指令如例外向量、分支与返回指令等。此指令提取单元110亦用于决定所有例外与分支指令的返回地址，并且将此返回地址写入或储存至上述暂存器档案160内一适当的暂存器。
上述的解码单元120是用于解码指令提取单元110所传达的指令，并且产生执行单元130执行某特定指令所需的控制信号。此解码单元120的特定架构是随着处理器而有所不同，然而其运作与组织已为熟悉此技术者所熟知。同样地，此执行单元130的架构与运作亦随着处理器而有所不同。一般而言，执行单元130包含一电路用以执行根据解码单元120产生的控制信号所判别的指令。
上述的存储器存取单元140与外部数据存储器界面连接，以便根据上述执行单元130所执行的指令进行数据的读取与写入。当然，并非所有指令皆需要进行存储器存取，但对于需要存取存储器的指令而言，此存储器存取单元140将为其进行外部存储器的必要存取动作。最后，上述的暂存器写回单元150是负责将指令执行的结果储存或写入此暂存器档案160的适当暂存器中。
图2A是为先前技术已知的一管线作业处理器的解码单元210其一功能方块图。此解码单元210接收前一阶段的指令提取单元110所传送的数据与指令以对此指令进行解码，并且产生上述执行单元130执行特定指令所需的控制信号。上述接收、解码与传输操作如接收方块211、解码方块212与传输方块213所示。已解码的指令与数据自解码单元210送出至管线作业处理器下一阶段，即执行单元130以执行此指令。
本发明的解码单元220如图2B所示。本发明揭露一额外控制信号，即致能信号。此致能信号可控制上述执行单元130中的数值逻辑运算单元何者启动或关闭。上述的数据、已解码指令与致能信号将传送至执行单元130以供指令的执行。此解码单元220的操作相近于图2A，具有一接收方块221，一解码方块222与一传输方块223，其不同者在于增加一传送致能信号方块224以传送该致能信号。
图3A所示为一管线作业处理器中传统执行单元的一方块示意图。每一数值逻辑运算单元311自图2A的解码单元210接收一数据输入与已解码指令(DI)，以便于数值逻辑运算单元311中进行数值计算或逻辑判断。虽然仅有一个数值逻辑运算单元311实际执行有效的数值或逻辑运算，但所有的数值逻辑运算单元311皆保持在运作状态。上述所有数值逻辑运算单元311所得的计算结果Output全部集合于一多工器312以供选择最终的输出结果Output_s，此输出结果Output_s则传送至管线作业的下一阶段。
请参考图3B所示，其是为本发明一管线作业处理器的一执行单元的一方块示意图，其中上述的执行单元130包含数种门控(gated)数值逻辑运算单元(gated ALUs)321-1-321-n。如同图1所示，此执行单元130是位于上述解码单元120后与存储器存取单元140前的一管线阶段。解码单元120产生执行单元130所需的控制信号以进行某一特定指令的执行作业。此执行单元130包含复数个门控数值逻辑运算单元321-1-321-n，其第一个单元为321-1、第二个单元为321-2，余下以此类推。每一个门控数值逻辑运算单元321-1-321-n皆分配到一致能信号(EN)与一已解码指令(DI)。解码单元120输出的致能信号EN1-ENn启动/致能其中至少一个门控数值逻辑运算单元321-1-321-n，并且关闭其余门控数值逻辑运算单元321-1-321-n。然而某些情况下，亦有可能不需启动任何一个门控数值逻辑运算单元321-1-321-n，此时可关闭全部的门控数值逻辑运算单元321-1-321-n。举例，若此数值或逻辑运算仅需启动第一门控数值逻辑运算单元321-1，解码单元220传送一输入数据、一致能信号EN1与一已解码指令DI1至此第一门控数值逻辑单元321-1以执行指定的数值或逻辑运算。此第一门控数值逻辑运算单元321-1的计算结果是记为第一输出(Output-1)。其余的门控数值逻辑运算单元321-2-321-n因不需执行所要求的数值或逻辑运算故为关闭。之后，将各门控数值逻辑运算单元321-1-321-n的计算结果Output-1-Output-n全部耦接至一多工器324，此多工器324选择所需的输出结果(Output-s)传送至下一阶段，亦即此管线作业处理器的存储器存取单元140。此多工器324的选择信号(SEL)亦由上述解码单元120提供，此解码单元120将指令操作码转译成控制信号以供予执行单元130。此外，若上述多工器324的输出结果必需储存于暂存器档案160内，亦可透过存储器存取单元140与暂存器写回单元150存入暂存器档案160。另一种可能是其输出结果需回馈到此执行单元130本身，例如当执行连续乘法时。其它可执行选择门控数值逻辑运算单元321-1-321-n的输出Output-1-Output-n的逻辑电路亦可用以取代图3B的多工器324。
一典型的执行单元130包含以下几种门控数值逻辑运算单元321一加法器、一减法器、一反向减法器(reversesubtractor)、一平移旋转器与一乘法器。由于本发明的每一门控数值运算单元321皆受门控，故于每一数值逻辑运算单元前冠上门控，如门控加法器、门控减法器、门控反减法器(reverse subtractor)、门控平移旋转器与门控乘法器。举例当需要进行一加法运算时，解码单元220将指令操作码转译成控制信号且传送一额外致能信号至上述的执行单元130，此额外致能信号将启动/致能此门控加法器以执行此加法运算，并且将计算结果传送至上述的多工器324。最后，此多工器324的输出结果传送至上述的存储器传存单元140、暂存器档案160或回馈到此执行单元130本身。请注意，除了此门控加法器之外，所有其余的门控数值逻辑运算单元321皆被关闭以减少微处理器电力的损耗。
图4A是根据本发明的第一实施例，描绘图3B的执行单元中一门控数值逻辑运算单元411其结构的方块图。此门控数值逻辑运算单元411包含一数值逻辑运算单元413与一可门控此数值逻辑运算单元413的逻辑单元412。此逻辑单元412自解码单元220接受一数据输入、一致能信号(EN-X)与已解码指令(DI-X)，当此致能信号为启动时允许此输入数据通过上述逻辑单元412。请参考图4B至图4E，每一图皆描绘一可门控无作用的数值逻辑运算单元413的逻辑单元412。于图4B的第二实施例，此逻辑单元包含一与门422，此与门422置于数值逻辑运算单元423之前，以执行阻绝无作用的数值逻辑运算单元的功能。当需要进行一数值或逻辑运算时，一致能信号EN-X将会自解码单元220传送至此门控数值逻辑运算单元421。当此致能信号EN-X为启动时，此与门422同时接收到此致能信号、已解码指令与输入数据，而允许此输入资料通过并传送至所指定的数值逻辑运算单元423。于此情况下，上述指定的数值逻辑运算单元423被启动并且进行所需的数值或逻辑运算。反之，于此时脉无须执行的数学或逻辑运算，不提供其相对应的数值逻辑运算单元423启动的致能信号，故可关闭该数值逻辑运算单元423。此与门422可阻绝输入数据进入该数值逻辑运算单元423，因此该数值逻辑单元423不会执行任何数值或逻辑运算，因而达到门控该无作用的数值逻辑运算单元423的目的。上述门控数值逻辑运算单元421的计算结果(Output-X)则传送至图3B的多工器324。请注意图4B所示的运算过程仅为合乎本发明范围与精神的众多实施例其中之一。加入一个与门422仅为关闭无作用数值逻辑运算单元423的一可行方式，利用其它逻辑单元或组合亦可达成相同功能，例如，加入一连串与门以取代单一与门。相异于传统设计中始终保持所有数值逻辑单元于启动状态，本方法根据欲执行的数值或逻辑运算仅启动所需的数值逻辑单元。此方法可解决传统微处理器中数值逻辑电路于切换逻辑所造成的电力耗损与执行单元产生无用的运算结果。据此，以上述门控数值逻辑运算单元421所实现的处理器可以降低电力消耗，并可实现一低功率的处理器以达到现今市场的需求。
根据本发明第三实施例，图4C是为一门控数值逻辑运算单元431的一方块示意图。当一致能信号EN-X为关闭时，一或门432亦可用于阻绝输入数据进入一数值逻辑运算单元433内执行运算，此或门432是接收此致能信号的倒置信号为输入之一。唯有此致能信号为启动时，所需的数值或逻辑运算始能于此数值逻辑运算单元433内进行，而其计算结果将表示为计算结果Output-X。
图4D是为根据本发明第四实施例的一方块示意图，此实施例利用一多工器442组成一门控数值逻辑运算单元441。此多工器442具有一第一输入以接收一输入资料与一第二输入以接收一已解码指令。此多工器442另具有一选择信号EN-X，其功能为当此时脉周期不需特定数值逻辑运算单元443执行数值或逻辑运算时，阻绝上述的输入资料。当此选择信号EN-X为启动时，输入资料将会通过此多工器442传送至数值逻辑运算单元443，其计算的结果为计算结果Output-X。反之，当此选择信号EN-X为关闭，亦即表示此时脉周期不需使用数值逻辑运算单元443，其将阻绝输入资料通过此多工器442而不会进行任何的数值或逻辑运算。
图4B所示的与门422，除了可以图4C的或门432或图4D的多工器442取代之外，亦可利用一闩(1atch)452取代上述的与门422，如图4E所示。如同上述其它实施例，图4E的第五实施例中此闩452的致能信号亦可控制输入数据是传送至数值逻辑运算单元453或由此闩452阻绝。
其它形式的门控数值逻辑运算单元是示于图5A至图5C。图5A的第六实施例是描绘一具有一额外时脉信号与一时脉提前致能信号的门控数值逻辑运算单元511，其中上述的时脉提前致能信号较处理器的时脉信号提前一个时脉，以便提早一个时脉事先决定资料与信号。此门控数值逻辑运算单元511接收输入资料、已解码指令(DI_X)、时脉信号与一时脉提前致能信号(Pre_EN-X)，并产生一门控的计算结果Output-X至图3B的多工器324中。此门控数值逻辑运算单元511内的一逻辑单元512是于数值逻辑运算单元513不需启动时阻绝输入数据，而于此数值逻辑运算单元513需执行数值或逻辑运算时保存输入数据。
比较图5A至图5C与图4A至图4E，所有图5系列所示的实施例皆具有避免造成一合成(combinational)逻辑电路的优点，合成逻辑电路将数值逻辑运算单元开启后立即关闭。此外，所有图5系列所示的实施例亦避免混附转移(spurioustransition)。据此，当可于管线中获得一提前时脉时，图5系列所示的实施例较图4系列所示的实施例为佳。
请参考图5B所示，其是本发明第七实施例的一方块示意图。此实施例的逻辑单元包含一正反器523与一与门522，其中上述的正反器523、一逻辑单元522与一数值逻辑运算单元524是序列相接。加入正反器523可保留一输入状态。一管线中提前一个时脉的时脉提前致能信号(Pre_EN-X)与一时脉信号(Clock)同时进入此逻辑单元522。此门控数值逻辑运算单元521将可提前一时脉将新数据送入上述的正反器523中以便指定的数值逻辑运算单元524进行所需数值或逻辑运算。此种架构允许零个、一个或多个数值逻辑运算单元524于同一时脉周期中被启动，而剩余的数值逻辑运算单元524将被关闭以便节省电力。
图5B所示实施例的另一实施例，亦即本发明第八实施例的一门控数值逻辑运算单元531是示于图5C。一多工器532具有一第一输入以接收一正反器533输出的一回馈、一第二输入以接收一输入资料与一第三输入以接收一已解码指令(DI_X)。此多工器532的选择信号是为较管线架构提前一个时脉的一时脉提前致能信号(Pre_EN-X)。上述输入资料能否进入一数值逻辑运算单元534是取决于此时脉提前致能信号。此正反器533接收此多工器532的输出，当致能信号为启动时将其输出值传送至上述的数值逻辑运算单元534进行数值或逻辑运算，或当致能信号为关闭时阻绝上述输入资料值进入数值逻辑运算单元534执行运算。
图4系列与图5系列所描述的逻辑单元可避免不必要的数值或逻辑运算，因而节省了显著数量的电力。若以一具有五个数值逻辑运算单元的执行单元为例，保留一个启动的数值逻辑运算单元并关闭其余四个数值逻辑运算单元的作法，与传统处理器中启动五个数值逻辑运算单元相较的下可节省八成的电力。若不需任何数值逻辑运算单元执行计算的情况下，还可关闭全部五个数值逻辑运算单元。与启动五个数值逻辑运算单元的情况相较之下，可节省百分之百的电力。显然于处理器中实作门控数值逻辑运算单元较先前技术有利。
请参考图6所示，其描绘本发明所揭露的执行单元运作过程的一流程示意图。此流程开始于步骤610，一执行单元中的各数值逻辑运算单元皆自一解码单元接收一致能信号与一输入数据以便开启或关闭各数值逻辑运算单元。于步骤620中判断各数值逻辑运算单元所接收的致能信号是否为启动。若为关闭，则步骤630将阻绝一输入资料进入其相对的数值逻辑运算单元，故此数值逻辑运算单元并不执行任何数值或逻辑运算。然而若致能信号为启动，则于步骤640中，上述的输入资料将可进入其相对的数值逻辑运算单元，此数值逻辑运算单元执行所需的数值或逻辑运算后，将其计算结果送入一多工器。于步骤650中，此多工器于多个数值逻辑运算单元传送的计算结果中进行选择以产生一所需输出结果，并将其输出结果传送至存储器存取单元、暂存器档案或于适当情况下回馈到执行单元本身。
虽然前述的实施例通常是以一与门阻绝输入数据进入无作用的数值逻辑运算单元或利用一正反器将其计算结果进行保留，其它合乎本发明适用范围与精神的实施例亦可使用。例如，其它的逻辑单元如一连串的与门，亦可用以避免输入资料进入无作用的数值逻辑运算单元。同样地，上述的正反器亦可以其它逻辑电路或逻辑闸组合取而代之。于此情况下，图4与图5所揭露的实施例仅为表达的便利性，提供门控数值逻辑运算单元的部分实施方式。
显然地，依照上面实施例的描述，本发明可能有许多的修正与差异。因此需要在其附加的权利要求项的范围内加以理解，除了上述详细的描述外，本发明还可以广泛地在其它的实施例中施行。上述仅为本发明的较佳实施例而已，并非用以限定本发明的申请专利范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在下述申请专利范围内。
权利要求
1.一处理器，其特征在于，该处理器包含一解码单元，以产生一致能信号；以及一执行单元，以自该解码单元接收该致能信号，其中该执行单元包含复数个门控数值逻辑运算单元，其中各个该等门控数值逻辑运算单元还包含一逻辑单元，以接收一输入数据、一已解码指令与该致能信号；以及一数值逻辑运算单元，以接收该逻辑单元的输出值并且将一计算结果传送出该门控数值逻辑运算单元；以及一多工器，以根据一选择信号，自该复数个门控数值逻辑运算单元的计算结果中择一作为该执行单元的一输出结果。
2.根据权利要求1项所述的处理器，其特征在于，其中该逻辑单元于该数值逻辑运算单元不需启动运算时阻绝该输入资料，并且于该数值逻辑运算单元需要启动运算时令该输入资料进入该数值逻辑运算单元。
3.根据权利要求1项所述的处理器，其特征在于，其中该解码单元对已接收的指令进行解码以产生该致能信号与该已解码指令。
4.根据权利要求1项所述的处理器，其特征在于，其中该解码单元所产生的该致能信号是用于决定是否启动该复数个数值逻辑运算单元。
5.根据权利要求1项所述的处理器，其特征在于，其中该逻辑单元包含一与门以接收该输入数据、该已解码指令与该致能信号，该与门的输出值是输出至该数值逻辑运算单元。
6.根据权利要求1项所述的处理器，其特征在于，其中该逻辑单元包含一或门以接收该输入数据、该已解码指令与该致能信号的倒置信号，该或门的输出值是输出至该数值逻辑运算单元。
7.根据权利要求1项所述的处理器，其特征在于，其中该逻辑单元包含一多工器，该多工器是连接该输入资料以作为一第一输入、连接该已解码资料作为一第二输入以及该致能信号作为一选择信号，该多工器的输出值是输出至该数值逻辑运算单元。
8.根据权利要求1项所述的处理器，其特征在于，其中该逻辑单元包含一闩以接收该输入数据、该已解码指令与该致能信号的倒置信号，该闩的输出值是输出至该数值逻辑运算单元。
9.一处理器，其特征在于，该处理器包含一解码单元，以产生一时脉提前致能信号；以及一执行单元，以自该解码单元接收该时脉提前致能信号，其中该执行单元包含复数个门控数值逻辑运算单元，其中各个该等门控数值逻辑运算单元还包含一逻辑单元，以接收一输入数据、一已解码指令与该时脉提前致能信号；以及一数值逻辑运算单元，以接收该逻辑单元的输出值并且将一计算结果传送出该门控数值逻辑运算单元；以及一第一多工器，以根据一选择信号，自该复数个门控数值逻辑运算单元的计算结果中择一作为该执行单元的一输出结果。
10.根据权利要求9项所述的处理器，其特征在于，其中该逻辑单元于该数值逻辑运算单元不需启动运算时阻绝该输入资料，并且于该数值逻辑运算单元需要启动运算时令该输入资料进入该数值逻辑运算单元。
11.根据权利要求9项所述的处理器，其特征在于，其中该解码单元对已接受的指令进行解码以产生该致能信号与该已解码指令。
12.根据权利要求9项所述的处理器，其特征在于，其中该解码单元所产生的该时脉提前致能信号是用于决定是否启动该等数值逻辑运算单元，且该时脉提前致能信号较原时脉提前一周期。
13.根据权利要求9项所述的处理器，其特征在于，其中该逻辑单元包含一与门，以接收一时脉信号与该时脉提前致能信号，并传送一输出；以及一正反器，以接收该输入数据、该已解码指令与该与门的输出，该正反器的输出值是输出至该数值逻辑运算单元。
14.根据权利要求9项所述的处理器，其特征在于，其中该逻辑单元包含一第二多工器，以接收一反馈输出信号作为一第一输入、接收该输入资料作为一第二输入、接收该已解码指令作为一第三输入与该时脉提前致能信号作为一选择信号，并产生一输出；以及一正反器，以接收该第二多工器的输出与一时脉信号，该正反器的输出值是输出至该数值逻辑运算单元；其中该第二多工器接收的该反馈输出信号是为该正反器的该输出值的反馈信号。
15.一种于处理器中减少电力消耗的方法，其特征在于，包含自一解码单元分别接收一致能信号至一执行单元的每一个数值逻辑运算单元，以决定各个该数值逻辑运算单元的开启或关闭；判断各个该数值逻辑运算单元对应的该致能信号是否为开启；若该数值单元对应的该致能信号为关闭，阻绝一输入资料进入该数值逻辑运算单元；并且若该数值单元对应的该致能信号为开启，允许该输入资料进入该数值逻辑运算单元，以于其中进行所欲的数值或逻辑运算；以及根据一选择信号选择该等复数个数值逻辑运算单元的计算结果中一者作为该执行单元的一输出结果。
全文摘要
本发明是关于一处理器中透过关闭无作用数值逻辑单元以减少电力消耗的方法与装置。一典型处理器的执行单元具有复数个数值逻辑运算单元以执行数值或逻辑运算。各数值逻辑单元中的逻辑单元是用于控制该数值逻辑运算单元是否需要启动以执行指示的数值或逻辑运算。据此，仅有必要的数值逻辑运算单元被启动以执行运算，进而避免其余的数值逻辑运算单元接收输入资料。故此处理器中所有无作用的数值逻辑运算单元皆可被关闭以节省电力消耗。
文档编号G06F1/32GK1838031SQ200610073618
公开日2006年9月27日 申请日期2006年4月13日 优先权日2005年4月13日
发明者李察L·邓肯 申请人:威盛电子股份有限公司