双轨预充电逻辑单元结构的制作方法
【专利摘要】双轨预充电逻辑单元结构，属于电路电子领域，本发明为解决在面积开支不大的情况下，有效解决提前传播效应的问题。本发明与-与非逻辑包括单轨与逻辑电路和单轨与非逻辑电路；两个电路均具有四个输入端，分别连接四个输入信号a、、b和；单轨与逻辑电路的输出信号y为输入信号a和b的与逻辑结果；单轨与非逻辑电路的输出信号为输入信号a和b的与非逻辑结果；或-或非逻辑包括单轨或逻辑电路和单轨或非逻辑电路；两个电路均具有四个输入端，分别连接四个输入信号a、、b和；单轨或逻辑电路的输出信号y为输入信号a和b的或逻辑结果；单轨或非逻辑电路的输出信号为输入信号a和b的或非逻辑结果。
【专利说明】双轨预充电逻辑单元结构
【技术领域】
[0001] 本发明涉及逻辑单元结构，用于抵抗密码芯片的差分功耗分析攻击，属于电路电 子领域。
【背景技术】
[0002] 智能卡等密码设备在电信、金融、企业安全和政府等各种行业部门中得以广泛应 用，其安全的重要性不言而喻。尽管密码设备的嵌入式特性使攻击者无法直接接触密码芯 片中的密钥信息，但密码芯片工作时会泄漏一定的功耗、电磁辐射等侧信道信息，差分功耗 分析（Differential Power Analysis, DPA)攻击技术利用密钥数据与这些信息之间的相关 性，通过数理统计等方式可分析得出密钥的值。由于DPA攻击的非入侵性、普适性且简单易 行等特点，其对智能卡等密码芯片的安全性造成了严重威胁。抵抗DPA攻击最基本的思想 是消除密码芯片的工作电流与其执行算法时使用的数据的相关性。
[0003] 电路级防护独立于具体密码算法，因此电路级防护是抗功耗攻击的一个重要研究 方向，如果能够提出一种有效的电路结构，各种密码算法的安全问题便迎刃而解。DRP逻辑 是电路级防护最重要的分支，然而提前传播效应给DRP逻辑造成了比较严重的安全威胁， 通过加入同步单元的方式消除提前传播效应的解决方案虽然有效，但也由此带来了极大的 面积开销，因此，如何在面积开支不大的情况下，有效解决提前传播效应仍然是研究人员非 常关注的话题。
【发明内容】
[0004] 本发明目的是为了解决在面积开支不大的情况下，有效解决提前传播效应的问 题，提供了双轨预充电逻辑单元结构形式。
[0005] 本发明所述双轨预充电逻辑单元结构包括两个技术方案。
[0006] 第一个技术方案：所述双轨预充电逻辑单元结构为与-与非逻辑，它包括单轨与 逻辑电路和单轨与非逻辑电路；单轨与逻辑电路和单轨与非逻辑电路的均具有四个输入 端，分别连接四个输入信号a、G、b和L单轨与逻辑电路的输出信号y为输入信号a和b 的与逻辑结果；单轨与非逻辑电路的输出信号;^为输入信号a和b的与非逻辑结果；
[0007] 输入信号a, a , b和5都为0,逻辑单兀处于预充状态；输入信号a和a为互补信 号，且b和S也为互补信号时，逻辑单元处于逻辑运算状态；
[0008] 单轨与逻辑电路包括NM0S晶体管Nl'、NM0S晶体管N2'、NM0S晶体管N3'、NM0S晶 体管N4'、NM0S晶体管N5'、NM0S晶体管N6'、PM0S晶体管PI'、PM0S晶体管P2'、PM0S晶体 管P3'、PM0S晶体管P4'、PM0S晶体管P5'、PM0S晶体管P6'和反相器II' ；NM0S晶体管N1' 的源极和NM0S晶体管N2'的源极公共端连接输入信号一 NM0S晶体管N1'的漏极同时连接 NM0S晶体管N2'的漏极、PM0S晶体管P3'的漏极和NM0S晶体管N5'的源极，并形成公共节 点nbl ;PMOS晶体管P3'的源极连接PMOS晶体管P4'的漏极，PMOS晶体管P4'的源极连接 电源VDD ;NM0S晶体管N5'的漏极同时连接PM0S晶体管P1'的漏极、NM0S晶体管N6'的漏 极和反相器II'的输入端，并形成公共节点nb3 ;反相器II'的输出端输出信号y ;PM0S晶 体管P1'的源极连接PMOS晶体管P2'漏极，PMOS晶体管P2'的源极连接电源VDD ;NM0S晶 体管N3'的源极和NM0S晶体管N4'的源极公共端连接输入信号NM0S晶体管N3'的漏 极同时连接NM0S晶体管N4'的漏极、PMOS晶体管P5'的的的的NM0S晶晶晶的的的，并并 并并并并并nb2 ;PM0S晶体管P5'的源极连接PMOS晶体管P6'的漏极，PMOS晶体管P6'的 源极连接电源VDD;
[0009] 单轨与非逻辑电路包括NM0S晶体管N1、NM0S晶体管N2、NM0S晶体管N3、NM0S晶 体管N4、NM0S晶体管N5、NM0S晶体管N6、PM0S晶体管P1、PM0S晶体管P2、PM0S晶体管P3、 PM0S晶体管P4、PM0S晶体管P5、PM0S晶体管P6和反相器11 ;NM0S晶体管N1的源极和NM0S 晶体管N2的源极公共端连接输入信号a ;NM0S晶体管N1的漏极同时连接NM0S晶体管N2 的漏极、PM0S晶体管P3的漏极和NM0S晶体管N5的源极，并形成公共节点nl ;PM0S晶体管 P3的源极连接PMOS晶体管P4的漏极，PMOS晶体管P4的源极连接电源VDD ;NM0S晶体管N5 的漏极同时连接PMOS晶体管P1的漏极、NM0S晶体管N6的漏极和反相器II的输入端，并形 成公共节点n3 ;反相器II的输出端输出信号P ; PM0S晶体管P1的源极连接PM0S晶体管 P2漏极，PM0S晶体管P2的源极连接电源VDD ;NM0S晶体管N3的源极和NM0S晶体管N4的 源极公共端连接输入信号b ;NM0S晶体管N3的漏极同时连接NM0S晶体管N4的漏极、PM0S 晶体管P5的漏极和NM0S晶体管N6的源极，并形成公共节点n2 ;PM0S晶体管P5的源极连 接PM0S晶体管P6的漏极，PM0S晶体管P6的源极连接电源VDD ;
[0010] NM0S晶体管N2'的栅极、NM0S晶体管N4'的栅极、PMOS晶体管P3'的栅极、PMOS 晶体管P5'的栅极、NM0S晶体管N2的栅极、NM0S晶体管N4的栅极、PMOS晶体管P3的栅极 和PM0S晶体管P5的栅极都连接输入信号a ;
[0011] NM0S晶体管N1'的栅极、NM0S晶体管N3'的栅极、PMOS晶体管P4'的栅极、PMOS 晶体管P6'的栅极、NM0S晶体管N1的栅极、NM0S晶体管N3的栅极、PMOS晶体管P4的栅极 和PM0S晶体管P6的栅极都连接输入信号a ;
[0012] NM0S晶体管N5'的栅极、PMOS晶体管P1'的栅极、NM0S晶体管N5的栅极和PMOS 晶体管P1的栅极都连接输入信号b ;
[0013] NM0S晶体管N6'的栅极、PMOS晶体管P2'的栅极、NM0S晶体管N6的栅极和PMOS 晶体管P2的栅极都连接输入信号i。
[0014] 第二个技术方案：所述双轨预充电逻辑单元结构为或-或非逻辑，它包括单轨或 逻辑电路和单轨或非逻辑电路；单轨或逻辑电路和单轨或非逻辑电路的均具有四个输入 端，分别连接四个输入信号a、]、b和L单轨或逻辑电路的输出信号y为输入信号a和b 的或逻辑结果；单轨或非逻辑电路的输出信号；^为输入信号a和b的或非逻辑结果；
[0015] 输入信号a, a，b和|都为0,逻辑单兀处于预充状态；输入信号a和a为互补信 号，且b和^也为互补信号时，逻辑单元处于逻辑运算状态；
[0016] 单轨或逻辑电路包括NM0S晶体管Nl'、NM0S晶体管N2'、NM0S晶体管N3'、NMOS 晶体管N4'、NM0S晶体管N5'、NM0S晶体管N6'、PM0S晶体管PI'、PM0S晶体管P2'、PM0S晶 体管P3'、PMOS晶体管P4'、PMOS晶体管P5'、PMOS晶体管P6'和反相器II' ；NM0S晶体管 Nl'的源极和NMOS晶体管N2'的源极公共端连接输入信号I; NMOS晶体管Nl'的漏极同 时连接NM0S晶体管N2'的漏极、PM0S晶体管P3'的漏极和NM0S晶体管N5'的源极，并形 成公共节点nbl ;PM0S晶体管P3'的源极连接PM0S晶体管P4'的漏极，PM0S晶体管P4'的 源极连接电源VDD ;NM0S晶体管N5'的漏极同时连接PM0S晶体管P1'的漏极、NM0S晶体管 N6'的漏极和反相器II'的输入端，并形成公共节点nb3;反相器II'的输出端输出信号y; PMOS晶体管P1'的源极连接PMOS晶体管P2'漏极，PMOS晶体管P2'的源极连接电源V DD ; NM0S晶体管N3'的源极和NM0S晶体管N4'的源极公共端连接输入信号NM0S晶体管N3' 的漏极同时连接NM0S晶体管N4'的漏极、PM0S晶体管P5'的漏极和NM0S晶体管N6'的源 极，并形成公共节点nb2 ;PM0S晶体管P5'的源极连接PM0S晶体管P6'的漏极，PM0S晶体 管P6'的源极连接电源VDD;
[0017] 单轨或非逻辑电路包括NM0S晶体管N1、NM0S晶体管N2、NM0S晶体管N3、NM0S晶 体管N4、NM0S晶体管N5、NM0S晶体管N6、PM0S晶体管P1、PM0S晶体管P2、PM0S晶体管P3、 PM0S晶体管P4、PM0S晶体管P5、PM0S晶体管P6和反相器11 ;NM0S晶体管N1的源极和NM0S 晶体管N2的源极公共端连接输入信号b ;NM0S晶体管N1的漏极同时连接NM0S晶体管N2 的漏极、PM0S晶体管P3的漏极和NM0S晶体管N5的源极，并形成公共节点nl ;PM0S晶体管 P3的源极连接PMOS晶体管P4的漏极，PMOS晶体管P4的源极连接电源VDD ;NM0S晶体管N5 的漏极同时连接PMOS晶体管P1的漏极、NM0S晶体管N6的漏极和反相器II的输入端，并 形成公共节点n3 ;反相器II的输出端输出信号P ; PM0S晶体管P1的源极连接PM0S晶体管 P2漏极，PM0S晶体管P2的源极连接电源VDD ;NM0S晶体管N3的源极和NM0S晶体管N4的 源极公共端连接输入信号a ;NM0S晶体管N3的漏极同时连接NM0S晶体管N4的漏极、PM0S 晶体管P5的漏极和NM0S晶体管N6的源极，并形成公共节点n2 ;PM0S晶体管P5的源极连 接PM0S晶体管P6的漏极，PM0S晶体管P6的源极连接电源VDD ;
[0018] NM0S晶体管N2'的栅极、NM0S晶体管N4'的栅极、PMOS晶体管P3'的栅极、PMOS 晶体管P5'的栅极、NM0S晶体管N2的栅极、NM0S晶体管N4的栅极、PMOS晶体管P3的栅极 和PM0S晶体管P5的栅极都连接输入信号a ;
[0019] NM0S晶体管N1'的栅极、NM0S晶体管N3'的栅极、PMOS晶体管P4'的栅极、PMOS 晶体管P6'的栅极、NM0S晶体管N1的栅极、NM0S晶体管N3的栅极、PMOS晶体管P4的栅极 和PM0S晶体管P6的栅极都连接输入信号J ;
[0020] NM0S晶体管N5'的栅极、PM0S晶体管P1'的栅极、NM0S晶体管N5的栅极和PM0S 晶体管P1的栅极都连接输入信号b ;
[0021] NM0S晶体管N6'的栅极、PMOS晶体管P2'的栅极、NM0S晶体管N6的栅极和PMOS 晶体管P2的栅极都连接输入信号I ^
[0022] 本发明的优点：本发明基于差分传输管逻辑电路，提出的逻辑单元电路结构具有 高度的对称性，并且通过添加冗余晶体管，有效地消除了提前传播效应的影响，在预充与逻 辑运算两种状态交替工作下，逻辑单元电路的'〇'和'1'的翻转达到平衡，单元在处理不同 数据时的功耗达到平衡，【这个为什么要删除呢？在实施方式中有专门的篇幅用于说明它 是怎样消除提前传播效应的】总体电器元件数量少，面积开支小。
【专利附图】
【附图说明】
[0023] 图1是实施方式一所述双轨预充电逻辑单元的结构示意图；
[0024] 图2是单轨与逻辑电路的具体电路图；
[0025] 图3是单轨与非逻辑电路的具体电路图；
[0026] 图4是实施方式二所述双轨预充电逻辑单元的结构示意图；
[0027] 图5是单轨或逻辑电路的具体电路图；
[0028] 图6是单轨或非逻辑电路的具体电路图。
【具体实施方式】
[0029]
【具体实施方式】一：下面结合图1至图3说明本实施方式，本实施方式所述双轨预充 电逻辑单元结构，它包括单轨与逻辑电路和单轨与非逻辑电路；单轨与逻辑电路和单轨与 非逻辑电路的均具有四个输入端，分别连接四个输入信号a、b和S ;单轨与逻辑电路的 输出信号y为输入信号a和b的与逻辑结果；单轨与非逻辑电路的输出信号为输入信号 a和b的与非逻辑结果；
[0030] 输入信号a, a，b和S都为0,逻辑单兀处于预充状态；输入信号a和a为互补信 号，且b和S也为互补信号时，逻辑单元处于逻辑运算状态；
[0031] 单轨与逻辑电路包括NM0S晶体管Nl'、NM0S晶体管N2'、NM0S晶体管N3'、NM0S晶 体管N4'、NM0S晶体管N5'、NM0S晶体管N6'、PM0S晶体管PI'、PM0S晶体管P2'、PM0S晶体 管P3'、PM0S晶体管P4'、PM0S晶体管P5'、PM0S晶体管P6'和反相器II' ；NM0S晶体管N1' 的源极和NM0S晶体管N2'的源极公共端连接输入信号LNM0S晶体管N1'的漏极同时连接 NM0S晶体管N2'的漏极、PM0S晶体管P3'的漏极和NM0S晶体管N5'的源极，并形成公共节 点nbl ;PM0S晶体管P3'的源极连接PM0S晶体管P4'的漏极，PM0S晶体管P4'的源极连接 电源VDD ;NM0S晶体管N5'的漏极同时连接PM0S晶体管P1'的漏极、NM0S晶体管N6'的漏 极和反相器II'的输入端，并形成公共节点nb3 ;反相器II'的输出端输出信号y ;PM0S晶 体管P1'的源极连接PM0S晶体管P2'漏极，PM0S晶体管P2'的源极连接电源VDD ;NM0S晶 体管N3'的源极和NM0S晶体管N4'的源极公共端连接输入信号NM0S晶体管N3'的漏 极同时连接NM0S晶体管N4'的漏极、PM0S晶体管P5'的漏极和NM0S晶体管N6'的源极，并 形成公共节点nb2 ;PM0S晶体管P5'的源极连接PM0S晶体管P6'的漏极，PM0S晶体管P6' 的源极连接电源VDD;
[0032] 单轨与非逻辑电路包括NM0S晶体管N1、NM0S晶体管N2、NM0S晶体管N3、NM0S晶 体管N4、NM0S晶体管N5、NM0S晶体管N6、PM0S晶体管P1、PM0S晶体管P2、PM0S晶体管P3、 PM0S晶体管P4、PM0S晶体管P5、PM0S晶体管P6和反相器11 ;NM0S晶体管N1的源极和NM0S 晶体管N2的源极公共端连接输入信号a ;NM0S晶体管N1的漏极同时连接NM0S晶体管N2 的漏极、PMOS晶体管P3的漏极和NMOS晶体管N5的源极，并形成公共节点nl ;PMOS晶体管 P3的源极连接PM0S晶体管P4的漏极，PM0S晶体管P4的源极连接电源VDD ;NM0S晶体管N5 的漏极同时连接PMOS晶体管P1的漏极、NMOS晶体管N6的漏极和反相器II的输入端，并 形成公共节点n3 ;反相器II的输出端输出信号；；PM0S晶体管P1的源极连接PM0S晶体管 P2漏极，PMOS晶体管P2的源极连接电源VDD ;NM0S晶体管N3的源极和NMOS晶体管N4的 源极公共端连接输入信号b ;NM0S晶体管N3的漏极同时连接NMOS晶体管N4的漏极、PMOS 晶体管P5的漏极和NMOS晶体管N6的源极，并形成公共节点n2 ;PM0S晶体管P5的源极连 接PMOS晶体管P6的漏极，PMOS晶体管P6的源极连接电源VDD ;
[0033] NMOS晶体管N2'的栅极、NMOS晶体管N4'的栅极、PMOS晶体管P3'的栅极、PMOS 晶体管P5'的栅极、NMOS晶体管N2的栅极、NMOS晶体管N4的栅极、PMOS晶体管P3的栅极 和PM0S晶体管P5的栅极都连接输入信号a ;
[0034] NMOS晶体管N1'的栅极、NMOS晶体管N3'的栅极、PMOS晶体管P4'的栅极、PMOS 晶体管P6'的栅极、NMOS晶体管N1的栅极、NMOS晶体管N3的栅极、PMOS晶体管P4的栅极 和PM0S晶体管P6的栅极都连接输入信号《 ;
[0035] NMOS晶体管N5'的栅极、PMOS晶体管P1'的栅极、NMOS晶体管N5的栅极和PMOS 晶体管P1的栅极都连接输入信号b ;
[0036] NMOS晶体管N6'的栅极、PMOS晶体管P2'的栅极、NMOS晶体管N6的栅极和PMOS 晶体管P2的栅极都连接输入信号石。
[0037] 本实施方式所述双轨预充电逻辑单元的逻辑状态包括预充状态和逻辑运算状态， 控制过程为：
[0038] 预充状态：当输入信号a、^、b和$均为0时，所有PM0S晶体管导通，所有NM0S晶 体管关断，单轨与逻辑电路中的节点nbl通过串联的P3'和P4'被充电至'1'，节点nb2通 过串联的P5'和P6'被充电至'1'，节点nb3通过串联的P1'和P2'被充电至'1'，在反相器 II'的作用下，y输出〇 ;单轨与非逻辑电路中的节点nl通过串联的P3和P4被充电至' 1'， 节点n2通过串联的P5和P6被充电至' 1'，节点n3通过串联的P1和P2被充电至' 1'，在 反相器II的作用下，7输出0。
[0039] 在预充状态下，若输入信号a、S或b、^提前变成互补信号，双轨预充电逻辑单元 仍保持预充状态，y和^输出均为低电平〇,直至另一对输入信号也变成互补信号，进入逻辑 运算状态；
[0040] 逻辑运算状态：a、or为一对互补信号；b、^为一对互补信号；P1与P2状态互补，一 导通一关断，节点n3与电源VDD断开，P3与P4状态互补，一导通一关断，节点nl与电源VDD 断开，P5与P6状态互补，一导通一关断，节点n2与电源VDD断开，P1'与P2'状态互补，一 导通一关断，节点nb3与电源V DD断开，P3'与P4'状态互补，一导通一关断，节点nbl与电 源VDD断开，P5'与P6'状态互补，一导通一关断，节点nb2与电源V DD断开，即在逻辑运算状 态时（求值周期），节点nl、n2、n3、nbl、nb2、nb3均与电源VDD断开，停止充电，而根据输入 信号a、反、b、F完成求值，对于3；输出a、b的与非逻辑结果，y输出a、b的与逻辑结果。
[0041] 在逻辑运算状态下，若输入信号a、^或b、S提前变成预充信号，即由一对互补信 号变为〇 ;则双轨预充电逻辑单元提前进入预充状态，y和；^输出均为低电平0。
[0042] 本实施方式所述电路结构能够消除提前传播效应，当双轨预充电逻辑单元由逻辑 运算状态（求值周期）转换为预充状态（预充周期）的过程中，若输入信号a、3的预充信 号提前到达，即a、泛提前变为'0'，对于单轨与逻辑电路来说，N1、N2、N3和N4均被关断，同 时P3、P4打开，电源对节点nl充电，P5、P6打开，电源开始对节点n2充电，此时输入信号b、 歹预充信号还未到达，N5和N6其中之一是导通的，因此n3也被充电，由于反相II的作用， 对于单轨与逻辑电路，y输出预充值'0' ；同理，此时对于单轨与非逻辑电路，；也输出预充 值'0' ；逻辑单元电路实现预充。
[0043] 若输入信号b、F的预充信号提前到达，即b、F提前变为'0'，对于单轨与逻辑电路 来说，N5和N6关断，同时P1、P2打开，电源开始对节点n3充电，由于反相II的作用，对于 单轨与逻辑电路部分，y输出预充值'〇' ；同理，此时对于单轨与非逻辑电路，；也输出预充 值'0' ；逻辑单元电路实现预充。
[0044] 因此，输入信号a、3和b、F其中的一组预充信号到达，双轨预充电逻辑单元便开 始进行预充，输出端均输出预充值'0'。
[0045] 当双轨预充电逻辑单元由预充周期转换为求值周期时，若输入信号a、5的求值信 号提前到达，即a、5提前变为互补值，此时b、F还保持为预充信号，即b、F皆为'0'，此时 N5、N6、N5'和N6'均处于关断状态，而P1、P2、P1'和P2'仍保持导通，输出端7和；输出值 保持为预充值'〇'，此时双轨预充电逻辑单元仍保持预充状态，等到输入信号b、^求值信 号到达时，才转到逻辑运算状态求值。
[0046] 若输入信号b、F的求值信号提前到达，即b、F提前变为互补值，此时a、泛还保持 为预充信号，即a、5皆为'0'，对于单轨与逻辑电路来说，Nl、N2、N3和N4均保持关断，P3、 P4保持打开，节点nl保持充电，P5、P6打开，节点n2保持充电，此时输入信号b、F为互补 值，N5和N6其中之一是导通的，因此n3也保持充电，由于反相II的作用，对于单轨与逻辑 电路，y输出保持预充值'〇' ；同理，此时对于单轨与非逻辑电路，^也保持输出预充值'〇' ； 所述双轨预充电逻辑单元仍保持预充状态；等到输入信号a、3求值信号到达时，才转到逻 辑运算状态求值。
[0047] 因此，只有当输入信号a、泛和b、F的求值信号全部到达时，双轨预充电逻辑单元 才转到逻辑运算状态进行求值。
[0048] 本实施方式所述的双轨预充电与逻辑单元，充分利用差分传输管逻辑的功能特 性，以对管Nl'、N2'，N3'、N4'，Nl、N2, N3、N4构成不同输入时的逻辑通路，与现有能够很好 解决提前传播效应的双轨预充电与逻辑单元相比，所提出的双轨预充电与逻辑单元具有管 子少，面积小的优势；
[0049]
【具体实施方式】二：下面结合图4至图6说明本实施方式，本实施方式所述双轨预充 电逻辑单元结构，它包括单轨或逻辑电路和单轨或非逻辑电路；单轨或逻辑电路和单轨或 非逻辑电路的均具有四个输入端，分别连接四个输入信号a、^、b和单轨或逻辑电路的 输出信号y为输入信号a和b的或逻辑结果；单轨或非逻辑电路的输出信号;为输入信号 a和b的或非逻辑结果；
[0050] 输入信号a, 〇，b和i都为0,逻辑单兀处于预充状态；输入信号a和a.为互补信 号，且b和：^也为互补信号时，逻辑单元处于逻辑运算状态；
[0051] 单轨或逻辑电路包括NM0S晶体管Nl'、NM0S晶体管N2'、NM0S晶体管N3'、NM0S 晶体管N4'、NM0S晶体管N5'、NM0S晶体管N6'、PM0S晶体管PI'、PM0S晶体管P2'、PM0S晶 体管P3'、PM0S晶体管P4'、PM0S晶体管P5'、PM0S晶体管P6'和反相器II' ；NM0S晶体管 N1'的源极和NM0S晶体管N2'的源极公共端连接输入信号NM0S晶体管N1'的漏极同 时连接NM0S晶体管N2'的漏极、PM0S晶体管P3'的漏极和NM0S晶体管N5'的源极，并形 成公共节点nbl ;PM0S晶体管P3'的源极连接PM0S晶体管P4'的漏极，PM0S晶体管P4'的 源极连接电源VDD ;NM0S晶体管N5'的漏极同时连接PM0S晶体管P1'的漏极、NM0S晶体管 N6'的漏极和反相器II'的输入端，并形成公共节点nb3;反相器II'的输出端输出信号y; PM0S晶体管P1'的源极连接PM0S晶体管P2'漏极，PM0S晶体管P2'的源极连接电源V DD ; NM0S晶体管N3'的源极和NM0S晶体管N4'的源极公共端连接输入信号^; NM0S晶体管N3' 的漏极同时连接NM0S晶体管N4'的漏极、PM0S晶体管P5'的漏极和NM0S晶体管N6'的源 极，并形成公共节点nb2 ;PM0S晶体管P5'的源极连接PM0S晶体管P6'的漏极，PM0S晶体 管P6'的源极连接电源VDD;
[0052] 单轨或非逻辑电路包括NM0S晶体管N1、NM0S晶体管N2、NM0S晶体管N3、NM0S晶 体管N4、NM0S晶体管N5、NM0S晶体管N6、PM0S晶体管P1、PM0S晶体管P2、PM0S晶体管P3、 PM0S晶体管P4、PM0S晶体管P5、PM0S晶体管P6和反相器11 ;NM0S晶体管N1的源极和NM0S 晶体管N2的源极公共端连接输入信号b ;NM0S晶体管N1的漏极同时连接NM0S晶体管N2 的漏极、PM0S晶体管P3的漏极和NM0S晶体管N5的源极，并形成公共节点nl ;PM0S晶体管 P3的源极连接PM0S晶体管P4的漏极，PM0S晶体管P4的源极连接电源VDD ;NM0S晶体管N5 的漏极同时连接PM0S晶体管P1的漏极、NM0S晶体管N6的漏极和反相器II的输入端，并 形成公共节点n3 ;反相器II的输出端输出信号；；PM0S晶体管P1的源极连接PM0S晶体管 P2漏极，PM0S晶体管P2的源极连接电源VDD ;NM0S晶体管N3的源极和NM0S晶体管N4的 源极公共端连接输入信号a ;NM0S晶体管N3的漏极同时连接NM0S晶体管N4的漏极、PM0S 晶体管P5的漏极和NM0S晶体管N6的源极，并形成公共节点n2 ;PM0S晶体管P5的源极连 接PM0S晶体管P6的漏极，PM0S晶体管P6的源极连接电源VDD ;
[0053] NM0S晶体管N2'的栅极、NM0S晶体管N4'的栅极、PM0S晶体管P3'的栅极、PM0S 晶体管P5'的栅极、NM0S晶体管N2的栅极、NM0S晶体管N4的栅极、PM0S晶体管P3的栅极 和PM0S晶体管P5的栅极都连接输入信号a ;
[0054] NM0S晶体管N1'的栅极、NM0S晶体管N3'的栅极、PM0S晶体管P4'的栅极、PM0S 晶体管P6'的栅极、NM0S晶体管N1的栅极、NM0S晶体管N3的栅极、PM0S晶体管P4的栅极 和PMOS晶体管P6的栅极都连接输入信号乙
[0055] NM0S晶体管N5'的栅极、PM0S晶体管P1'的栅极、NM0S晶体管N5的栅极和PM0S 晶体管P1的栅极都连接输入信号b ;
[0056] NM0S晶体管N6'的栅极、PM0S晶体管P2'的栅极、NM0S晶体管N6的栅极和PM0S 晶体管P2的栅极都连接输入信号石。
[0057] 本实施方式所述双轨预充电逻辑单元的逻辑状态包括预充状态和逻辑运算状态， 控制过程为：
[0058] 预充状态：当输入信号a、^、b和Z均为0时，所有PM0S晶体管导通，所有NM0S晶 体管关断，节点nbl、nb2、nb3、nl、n2和n3被充至高电平1 ;双轨预充电逻辑单元处于预充 状态：y和；输出均为低电平〇 ;
[0059] 在预充状态下，若输入信号a、孓或b、S提前变成互补信号，双轨预充电逻辑单元 仍保持预充状态，y和^输出均为低电平〇,直至另一对输入信号也变成互补信号，进入逻辑 运算状态；
[0060] 逻辑运算状态：输入信号a、5为互补信号；输入信号b、^也为互补信号，双轨预 充电逻辑单元处于逻辑运算状态；节点nbl、nb2、nb3、nl、n2和n3都与电源V DD断开；y输 出a和b的或逻辑结果，f输出a和b的或非逻辑结果；
[0061] 在逻辑运算状态下，若输入信号a、[或b、^提前变成预充信号，即由一对互补信 号变为0 ;则双轨预充电逻辑单元提前进入预充状态，y和P输出均为低电平0 ;
[0062] 具体的原理部分与实施方式二类似，不再重述；
[0063] 本实施方式所述的双轨预充电或逻辑单元结构，充分利用差分传输管逻辑的功能 特性，以对管Nl'、N2'，N3'、N4'，Nl、N2, N3、N4构成不同输入时的逻辑通路，与现有能够很 好解决提前传播效应的双轨预充电或逻辑单元相比，所提出的双轨预充电与逻辑单元具有 管子少，面积小的优势。
【权利要求】
1.双轨预充电逻辑单元结构，为与-与非逻辑，其特征在于，它包括单轨与逻辑电路和 单轨与非逻辑电路；单轨与逻辑电路和单轨与非逻辑电路的均具有四个输入端，分别连接 四个输入信号a、G、b和L单轨与逻辑电路的输出信号y为输入信号a和b的与逻辑结 果；单轨与非逻辑电路的输出信号?为输入信号a和b的与非逻辑结果； 输入信号a，b和I都为0,逻辑单元处于预充状态；输入信号a和^为互补信号，且 b和I也为互补信号时，逻辑单元处于逻辑运算状态； 单轨与逻辑电路包括NMOS晶体管ΝΓ、NMOS晶体管N2'、NMOS晶体管N3'、NMOS晶体 管N4'、NMOS晶体管N5'、NMOS晶体管N6'、PMOS晶体管ΡΓ、PMOS晶体管P2'、PMOS晶体管 P3'、PM0S晶体管P4'、PM0S晶体管P5'、PM0S晶体管P6'和反相器II' ；NM0S晶体管ΝΓ的 源极和NMOS晶体管N2'的源极公共端连接输入信号NMOS晶体管ΝΓ的漏极同时连接 NMOS晶体管N2'的漏极、PMOS晶体管P3'的漏极和NMOS晶体管N5'的源极，并形成公共节 点nbl ;PM0S晶体管P3'的源极连接PMOS晶体管P4'的漏极，PMOS晶体管P4'的源极连接 电源Vdd ;NM0S晶体管N5'的漏极同时连接PMOS晶体管ΡΓ的漏极、NMOS晶体管N6'的漏 极和反相器II'的输入端，并形成公共节点nb3 ;反相器ΙΓ的输出端输出信号y ;PM0S晶 体管ΡΓ的源极连接PMOS晶体管P2'漏极，PMOS晶体管P2'的源极连接电源Vdd ;NM0S晶 体管N3'的源极和NMOS晶体管N4'的源极公共端连接输入信号NMOS晶体管N3'的漏 极同时连接NMOS晶体管N4'的漏极、PMOS晶体管P5'的漏极和NMOS晶体管N6'的源极，并 形成公共节点nb2 ;PM0S晶体管P5'的源极连接PMOS晶体管P6'的漏极，PMOS晶体管P6' 的源极连接电源Vdd; 单轨与非逻辑电路包括NMOS晶体管NUNMOS晶体管N2、NM0S晶体管N3、NM0S晶体管 N4、NMOS晶体管N5、NMOS晶体管N6、PMOS晶体管PUPMOS晶体管P2、PMOS晶体管P3、PMOS 晶体管P4、PMOS晶体管P5、PMOS晶体管P6和反相器Il ;NM0S晶体管Nl的源极和NMOS晶 体管N2的源极公共端连接输入信号a ;NM0S晶体管Nl的漏极同时连接NMOS晶体管N2的 漏极、PMOS晶体管P3的漏极和NMOS晶体管N5的源极，并形成公共节点nl ;PM0S晶体管P3 的源极连接PMOS晶体管P4的漏极，PMOS晶体管P4的源极连接电源Vdd ;NM0S晶体管N5的 漏极同时连接PMOS晶体管Pl的漏极、NMOS晶体管N6的漏极和反相器Il的输入端，并形 成公共节点n3 ;反相器Il的输出端输出信号I; PMOS晶体管Pl的源极连接PMOS晶体管 P2漏极，PMOS晶体管P2的源极连接电源Vdd ;NM0S晶体管N3的源极和NMOS晶体管M的 源极公共端连接输入信号b ;NM0S晶体管N3的漏极同时连接NMOS晶体管M的漏极、PMOS 晶体管P5的漏极和NMOS晶体管N6的源极，并形成公共节点n2 ;PM0S晶体管P5的源极连 接PMOS晶体管P6的漏极，PMOS晶体管P6的源极连接电源Vdd ; NMOS晶体管N2'的栅极、NMOS晶体管N4'的栅极、PMOS晶体管P3'的栅极、PMOS晶体 管P5'的栅极、NMOS晶体管N2的栅极、NMOS晶体管M的栅极、PMOS晶体管P3的栅极和 PMOS晶体管P5的栅极都连接输入信号a ; NMOS晶体管ΝΓ的栅极、NMOS晶体管N3'的栅极、PMOS晶体管P4'的栅极、PMOS晶体 管Ρ6'的栅极、NMOS晶体管Nl的栅极、NMOS晶体管Ν3的栅极、PMOS晶体管Ρ4的栅极和 PMOS晶体管P6的栅极都连接输入信号α; NMOS晶体管Ν5'的栅极、PMOS晶体管PΓ的栅极、NMOS晶体管Ν5的栅极和PMOS晶体 管Pl的栅极都连接输入信号b; NMOS晶体管N6'的栅极、PMOS晶体管P2'的栅极、NMOS晶体管N6的栅极和PMOS晶体 管P2的栅极都连接输入信号?。
2.双轨预充电逻辑单元结构，为或-或非逻辑，其特征在于，它包括单轨或逻辑电路和 单轨或非逻辑电路；单轨或逻辑电路和单轨或非逻辑电路的均具有四个输入端，分别连接 四个输入信号a、^、b和L单轨或逻辑电路的输出信号y为输入信号a和b的或逻辑结 果；单轨或非逻辑电路的输出信号I为输入信号a和b的或非逻辑结果； 输入信号a，? , b和S都为0,逻辑单元处于预充状态；输入信号a和5为互补信号，且 b和^也为互补信号时，逻辑单元处于逻辑运算状态； 单轨或逻辑电路包括NMOS晶体管ΝΓ、NMOS晶体管N2'、NMOS晶体管N3'、NMOS晶体 管N4'、NMOS晶体管N5'、NMOS晶体管N6'、PMOS晶体管ΡΓ、PMOS晶体管P2'、PMOS晶体管 P3'、PM0S晶体管P4'、PM0S晶体管P5'、PM0S晶体管P6'和反相器II' ；NM0S晶体管ΝΓ的 源极和NMOS晶体管N2'的源极公共端连接输入信号I; NMOS晶体管ΝΓ的漏极同时连接 NMOS晶体管N2'的漏极、PMOS晶体管P3'的漏极和NMOS晶体管N5'的源极，并形成公共节 点nbl ;PM0S晶体管P3'的源极连接PMOS晶体管P4'的漏极，PMOS晶体管P4'的源极连接 电源Vdd ;NM0S晶体管N5'的漏极同时连接PMOS晶体管ΡΓ的漏极、NMOS晶体管N6'的漏 极和反相器II'的输入端，并形成公共节点nb3 ;反相器ΙΓ的输出端输出信号y ;PM0S晶 体管ΡΓ的源极连接PMOS晶体管P2'漏极，PMOS晶体管P2'的源极连接电源Vdd ;NM0S晶 体管N3'的源极和NMOS晶体管N4'的源极公共端连接输入信号^ NMOS晶体管N3'的漏极 同时连接NMOS晶体管N4'的漏极、PMOS晶体管P5'的漏极和NMOS晶体管N6'的源极，并 形成公共节点nb2 ;PM0S晶体管P5'的源极连接PMOS晶体管P6'的漏极，PMOS晶体管P6' 的源极连接电源Vdd; 单轨或非逻辑电路包括NMOS晶体管NUNMOS晶体管N2、NMOS晶体管N3、NMOS晶体管 N4、NMOS晶体管N5、NMOS晶体管N6、PMOS晶体管PUPMOS晶体管P2、PMOS晶体管P3、PMOS 晶体管P4、PMOS晶体管P5、PMOS晶体管P6和反相器Il ;NM0S晶体管Nl的源极和NMOS晶 体管N2的源极公共端连接输入信号b ;NM0S晶体管Nl的漏极同时连接NMOS晶体管N2的 漏极、PMOS晶体管P3的漏极和NMOS晶体管N5的源极，并形成公共节点nl ;PM0S晶体管P3 的源极连接PMOS晶体管P4的漏极，PMOS晶体管P4的源极连接电源Vdd ;NM0S晶体管N5的 漏极同时连接PMOS晶体管Pl的漏极、NMOS晶体管N6的漏极和反相器Il的输入端，并形 成公共节点n3 ;反相器Il的输出端输出信号P ; PMOS晶体管Pl的源极连接PMOS晶体管 P2漏极，PMOS晶体管P2的源极连接电源Vdd ;NM0S晶体管N3的源极和NMOS晶体管M的 源极公共端连接输入信号a ;NM0S晶体管N3的漏极同时连接NMOS晶体管M的漏极、PMOS 晶体管P5的漏极和NMOS晶体管N6的源极，并形成公共节点n2 ;PM0S晶体管P5的源极连 接PMOS晶体管P6的漏极，PMOS晶体管P6的源极连接电源Vdd ; NMOS晶体管N2'的栅极、NMOS晶体管Μ'的栅极、PMOS晶体管P3'的栅极、PMOS晶体 管P5'的栅极、NMOS晶体管N2的栅极、NMOS晶体管M的栅极、PMOS晶体管P3的栅极和 PMOS晶体管P5的栅极都连接输入信号a ; NMOS晶体管ΝΓ的栅极、NMOS晶体管N3'的栅极、PMOS晶体管P4'的栅极、PMOS晶体 管P6'的栅极、NMOS晶体管Nl的栅极、NMOS晶体管N3的栅极、PMOS晶体管P4的栅极和 PMOS晶体管P6的栅极都连接输入信号G; NMOS晶体管N5'的栅极、PMOS晶体管PΓ的栅极、NMOS晶体管N5的栅极和PMOS晶体 管Pl的栅极都连接输入信号b; NMOS晶体管N6'的栅极、PMOS晶体管P2'的栅极、NMOS晶体管N6的栅极和PMOS晶体 管P2的栅极都连接输入信号I。
【文档编号】H03K19/20GK104378103SQ201410473366
【公开日】2015年2月25日 申请日期:2014年9月16日 优先权日:2014年9月16日
【发明者】王晨旭, 王佰玲, 王新胜, 李 杰, 罗敏, 宋晨晨, 逄晓, 赵雷鹏 申请人:哈尔滨工业大学（威海）