专利名称：数据存储装置、ic卡和数据存储方法
技术领域：
本发明涉及一种数据存储装置和IC卡，该数据存储装置和IC卡包括诸如闪存(flash memory)或EEPROM之类的非易失性存储器，并能够防止对非易失性存储器中存储的数据进行未授权操作。本发明还涉及一种用于在该数据存储装置或IC卡中存储数据的数据存储方法。
背景技术：
近年来，在卡型薄外壳中包含闪存或EEPROM等非易失性存储器、以及用于执行诸如读取、写入和删除非易失性存储器上的数据之类的操作的CPU的IC卡日益普及。IC卡分为如下三类接触型IC卡，在外壳表面上具有与其他设备相连、以发送和接收数据的端子部分；非接触型IC卡，在外壳中具有天线，无线地发射和接收数据；以及复合型IC卡，具有这两种功能。IC卡也分为可重写型，允许用户在使用IC卡时，重写数据；以及只读型，含有写入内部存储器的数据，并且在发货之后，不允许对其中的数据进行重写。
与常规使用的磁卡相比，IC卡具有优点，例如，可以实现非接触型卡，可以存储更大量的数据。但是，因为通常在内部存储器中存储许多高度机密的个人信息，所以IC卡必须具有能够防止未授权数据读取、未授权数据写入等的安全功能。因为IC卡中包括CPU，所以IC卡可以在向其他设备发送或从其接收数据时，执行复杂的认证或加密处理，这些处理增强了安全性。
日本待审专利申请公开No.05-40864(1993)提出一种IC卡，通过在IC卡的存储器中存储用于识别IC卡的发行商的发行商PIN(个人身份号码)和用于识别IC卡的制造商的制造商PIN，并且只有在通过验证PIN，发行商PIN和制造商PIN匹配时，才允许重写数据，来防止对IC卡中的数据的未授权操作。
发明内容
日本待审专利申请公开No.05-40864(1993)中公开的IC卡使用两种PIN，进行认证。但是，如果他人获知这两种PIN，则可能对数据进行未授权的操作。此外，通常的情况是用于重写数据的程序存储在内部存储器中，并且CPU通过读取和执行该程序，重写存储器中存储的数据。因此，当未经授权，从外部重写了属于CPU的用于存储正被执行的程序的存储器地址的程序计数器的值时，即使不知道用于认证的PIN，也有可能执行重写数据的程序，并且可以未经授权地操作数据。
为解决上述问题，提出了本发明，本发明的目的是提供一种数据存储装置，该数据存储装置将非易失性数据存储器件中存储的用于重写数据的数据操作指令序列复制到易失性数据存储器件中，读取和执行易失性数据存储器件中存储的数据操作指令序列，并重写非易失性数据存储器件中存储的数据操作指令序列，使之无效，从而即使在他人获知PIN，或CPU的程序计数器已被未经授权地重写时，也能够确定地防止未授权的数据操作。
本发明另一目的是提供一种数据存储装置，该数据存储装置能够接受使用于重写数据的数据操作指令序列无效的命令，在接受该无效指令时，执行无效操作，从而能够通过在非易失性数据存储器件中存储必要数据之后，发出无效命令，产生数据重写不可行的状况。
本发明另一目的是提供一种数据存储装置，该数据存储装置通过重写数据操作指令序列，使包括数据写入指令的数据操作指令序列无效，从而能够产生向非易失性数据存储器件写入数据不可行的状况。
本发明另一目的是提供一种数据存储装置，该数据存储装置通过重写数据操作指令序列，使包括数据删除指令的数据操作指令序列无效，例如，如果该数据存储装置是闪存，数据的写入只有在数据的删除之后才可行，所以该数据存储装置能够通过使数据删除指令无效，来产生写数据不可行的状况。
本发明另一目的是提供一种数据存储装置，该数据存储装置通过将非易失性数据存储器件中存储的数据操作指令序列改变为处理初始化指令、空操作指令或未定义指令，使之无效，从而由于数据重写在无效之后不可行，所以能够确定地防止未授权的数据操作，即使在CPU的程序计数器已被重写时，也能够消除错误操作或异常处理的可能性。
本发明另一目的是提供一种数据存储装置，该数据存储装置确定非易失性数据存储器件中存储的数据操作指令序列是否已被无效，如果已被无效，则不执行无效操作，从而能够消除错误地重复执行可能耗费处理时间的无效处理的可能性。
本发明另一目的是提供一种IC卡，当接受使用于重写数据的数据操作指令序列无效的命令时，该IC卡将非易失性数据存储器件中存储的用于重写数据的数据操作指令序列复制到易失性数据存储器件中，读取和执行易失性数据存储器件中存储的数据操作指令序列，并重写非易失性数据存储器件中存储的数据操作指令序列，使之无效，从而即使在他人获知PIN，或CPU的程序计数器已被未经授权地重写时，也能够确定地防止未授权的数据操作。
本发明另一目的是提供一种数据存储方法，当在上述数据存储装置或IC卡中存储数据时，该数据存储方法在数据存储装置或IC卡中存储标识数据，只有当标识数据与来自其他设备的标识数据相比较并匹配时，才在非易失性数据存储器件中存储数据，并在数据存储完成之后，重写数据操作指令序列，使之无效，从而能够使数据存储装置或IC卡处于不可对非易失性数据存储器件中存储的数据进行重写的状况，并能够防止未授权的数据操作。
根据本发明的数据存储装置是一种数据存储装置，包括非易失性数据存储部分，存储用于操作数据的数据操作指令序列；以及处理部分，用于执行数据操作指令序列，并相对于非易失性数据存储部分，操作数据，该数据存储装置的特征在于，包括易失性数据存储部分；复制部分，用于从非易失性数据存储部分读取数据操作指令序列，并将数据操作指令序列复制到易失性数据存储部分中；以及无效部分，用于执行易失性数据存储部分中的复制的数据操作指令序列，并对非易失性数据存储部分中存储的数据操作指令序列进行操作，使之无效。
在本发明中，将例如闪存或EEPROM等非易失性存储器的非易失性数据存储部分中存储的数据操作指令序列，或所谓的数据重写程序，复制到例如SRAM或DRAM等易失性存储器的易失性数据存储部分中，CPU读取和执行易失性存储器中的复制的数据重写程序，并重写非易失性存储器中存储的数据重写程序，使之无效。之后，当停止对数据存储装置供电时，易失性存储器中存储的数据重写程序丢失，从而数据存储装置中不存在数据重写程序，重写非易失性存储器中存储的数据变得不可行。因此，在数据存储装置发货之后，即使在他人获知PIN，或CPU的程序计数器已被未经授权地重写时，也可以确定地防止未授权的数据操作。因此，可以容易地防止未授权的数据操作，而不需要添加用于防止未授权的数据操作的新硬件，用户也可以无任何担忧地使用数据存储装置。
根据本发明的数据存储装置还包括接受部分，用于接受使非易失性数据存储部分中存储的数据操作指令序列无效的命令，该数据存储装置的特征在于，当接受部分接受命令时，复制部分复制数据操作指令序列，无效部分使数据操作指令序列无效。
在本发明中，当接收到使数据重写程序无效的命令，或所谓的无效命令时，通过上述方法，使数据重写程序无效。通过在向数据存储装置存储必要数据之后，发出无效命令，数据存储装置的制造商或发行商可以防止数据在以后被重写。从而可以确定地存储必要数据，可以确定地防止未授权的数据操作。因此，可以容易地防止未授权的数据操作，而不需要添加用于防止未授权的数据操作的新硬件，用户也可以无任何担忧地使用数据存储装置。
根据本发明的数据存储装置的特征在于，数据操作指令序列包括相对于非易失性数据存储部分的数据写入指令。
在本发明中，将包括相对于非易失性存储器的数据写入指令的程序，作为数据重写程序而无效。由此，相对于非易失性存储器的数据写入不可行，从而可以确定地防止未授权的数据操作。
根据本发明的数据存储装置的特征在于，数据操作指令序列包括相对于非易失性数据存储部分的数据删除指令。
在本发明中，将包括相对于非易失性存储器的数据删除指令的程序，作为数据重写程序而无效。如果非易失性存储器是闪存，则只有在数据的删除之后，数据写入才是可行的。因此，当使删除指令无效时，相对于闪存的数据删除和数据写入变得不可行，从而可以确定地防止未授权的数据操作。
根据本发明的数据存储装置的特征在于，无效部分将非易失性数据存储部分中存储的数据操作指令序列改变为用于初始化处理部分的处理的初始化指令、用于使处理部分不执行操作的空操作指令、或者相对于处理部分未定义的指令。
在本发明中，将非易失性存储器中存储的数据重写程序重写为针对CPU的初始化指令(所谓的复位指令)、针对CPU的空操作指令(所谓的NOP指令)、或针对CPU的未定义指令。即使在未经授权地重写了CPU的程序计数器时，也决不会执行数据读取或标识数据(PIN)的认证等其他处理。此外，因为在无效操作之后，数据重写不可行，所以即使他人获知PIN，或CPU的程序计数器已被未经授权地重写，也可以确定地防止未授权的数据操作。因此，用户可以无任何担忧地使用数据存储装置。
根据本发明的数据存储装置还包括确定部分，用于确定无效部分是否已使非易失性数据存储部分中存储的数据操作指令序列无效，该数据存储装置的特征在于，当确定部分确定数据操作指令序列已被无效时，无效部分不再执行对数据操作指令序列的无效操作。
在本发明中，当已将非易失性存储器中存储的数据重写程序无效时，即使之后接受了执行无效操作的命令，也不执行无效处理。无效处理必须重写非易失性存储器，而重写非易失性存储器会耗费时间。因此，如果已执行了无效操作，则不再执行，从而可以消除不必要的处理时间。此外，因为不可能错误地重复可能需要处理时间的无效处理，所以不会由于错误操作而增加由制造商或发行商执行的数据写入和无效处理的处理时间。
根据本发明的IC卡是一种IC卡，包括非易失性数据存储部分，存储用于操作数据的数据操作指令序列；处理部分，用于执行数据操作指令序列，并相对于非易失性数据存储部分，操作数据；以及接收部分，用于接收从其他设备发送来的数据，该数据存储装置的特征在于，包括接受部分，用于通过接收部分，接受使非易失性数据存储部分中存储的数据操作指令序列无效的命令；易失性数据存储部分；复制部分，用于在接受部分接受命令时，从非易失性数据存储部分读取数据操作指令序列，并将数据操作指令序列复制到易失性数据存储部分中；以及无效部分，用于执行易失性数据存储部分中的复制的数据操作指令序列，并对非易失性数据存储部分中存储的数据操作指令序列进行操作，使之无效。
在本发明中，接受从外部设备以接触或非接触方式发出的、使数据重写程序无效的命令，将非易失性存储器中存储的数据重写程序复制到易失性存储器中，执行复制的数据重写程序，以对非易失性存储器中存储的数据重写程序进行重写和无效操作。之后，如果停止对IC卡供电，易失性存储器中存储的数据重写程序丢失，从而IC卡中不存在数据重写程序，重写非易失性存储器中存储的数据变得不可行。因此，在IC卡发货之后，即使在他人获知PIN，或CPU的程序计数器已被未经授权地重写时，也可以确定地防止未授权的数据操作。因此，可以容易地防止未授权的数据操作，而不需要添加用于防止未授权的数据操作的新硬件，用户也可以无任何担忧地使用IC卡。
根据本发明的数据存储方法是一种用于在上述数据存储装置或IC卡之一的非易失性数据存储部分中存储数据的数据存储方法，该数据存储方法包括步骤在非易失性数据存储部分中存储标识数据；执行对非易失性数据存储部分中存储的标识数据的验证，并在非易失性数据存储部分中存储数据；以及在完成存储数据之后，在此步骤中，使无效部分将非易失性数据存储部分中存储的数据操作指令序列无效。
在本发明中，数据存储装置或IC卡的制造商或发行商在验证PIN，并在数据存储装置或IC卡的非易失性存储器中存储数据之后，发出使数据重写程序无效的命令，并禁用非易失性存储器中存储的数据的重写。在数据存储装置或IC卡发货之后，即使在他人获知PIN时，对数据的操作也是不可行的。因此，可以容易地防止未授权的数据操作，而不需要添加用于防止未授权的数据操作的新硬件，并且制造商或发行商可以发送更加安全的数据存储装置或IC卡。
本发明的上述和其他目的和特征将从以下结合附图的详细描述中更加明显。
图1是示出本发明IC卡的数据重写系统结构的方框图；图2是示出针对由本发明IC卡的CPU执行的写入程序和删除程序的无效处理的处理步骤的流程图；图3是示出在图2的步骤S8和S11执行的无效处理子例程的处理步骤的流程图；以及图4是示出在本发明IC卡中存储数据的制造过程中执行的处理的流程图。
具体实施例方式
以下描述将根据示出实施例的图，具体解释本发明。图1是示出本发明IC卡的数据重写系统结构的方框图。在图1中，1指示IC卡，其中存储的数据是根据从终端设备50发出的数据重写指令而重写的。IC卡1包括通过总线14相连、以相互交换数据的CPU 10、通信I/F(接口)11、DRAM 12和闪存13。
IC卡1的通信I/F 11与终端设备50进行通信。例如，如果IC卡1是接触型IC卡，则通信I/F 11具有在卡状IC卡的外壳表面上的外露的连接端子，并通过连接端子与终端设备50进行通信。如果IC卡1是非接触型IC卡，则通信I/F 11具有用于接收从终端设备50发射的无线电信号的天线、以及用于解调所接收无线电信号的电路，并且通过无线电信号，与终端设备50进行通信。此外，通过通信I/F11，从终端设备50向IC卡1提供电能。
当从终端设备50向IC卡1的通信I/F 11发出数据读取指令、数据重写指令等时，从通信I/F 11向CPU 10提供指令。此外，当发出数据重写指令时，从通信I/F 11向DRAM 12提供用于重写的数据，将其暂时存储在DRAM 12中。当向CPU 10提供数据读取指令时，CPU 10从闪存13中读取数据，并将数据提供给通信I/F 11，终端设备50通过通信I/F 11读取闪存13中的数据。此外，当发出数据重写指令时，CPU 10将DRAM 12中暂时存储的数据写入闪存13。作为易失性存储元件的DRAM 12用作针对要在闪存13中存储的数据的暂时存储区，或用作针对CPU 10的算术运算的工作区，当停止对IC卡1供电时，存储的数据丢失。
闪存13预先存储用于操作CPU 10的程序，例如写入程序22和删除程序23。当重写闪存13中的数据时，CPU 10读取并执行删除程序23，以删除要执行数据重写的区，然后读取并执行写入程序22，写入数据。
另外，闪存13存储用于防止对于IC卡1的未授权数据读取或未授权数据重写的PIN 21。当执行对于IC卡1的数据读取或数据重写时，必须预先执行PIN 21的验证。根据从终端设备50向IC卡1发出的验证指令，执行PIN 21的验证。确定从终端设备50、连同验证指令一起发出的PIN是否与闪存13中存储的PIN 21相匹配。只有在这些PIN匹配时，CPU 10才接受对于闪存13的数据读取指令、数据重写指令等。要由CPU 10用于验证处理的程序(未示出)也预先存储在闪存13中。CPU 10通过读取和执行该程序，可以执行验证处理。使用写入程序22和删除程序23，可执行向闪存13中写入PIN 21。在制造IC卡1的过程中，通过使用IC卡的测试模式等，预先写入用于操作CPU 10的程序，例如写入程序22、删除程序23和用于执行PIN验证的程序。
此外，闪存13中存储有根据来自终端设备50的指令而写入的数据24、以及无效标志25等。因为数据24含有高度机密的个人信息，所以本发明的IC卡1具有通过使闪存13中存储的写入程序22和删除程序23无效、来禁用这些程序的执行的功能，作为防止对闪存13中存储的数据的未授权重写的功能。通过在写有写入程序22和删除程序23的闪存13的区上，写入针对CPU 10的复位指令、NOP指令、未定义指令等，执行无效处理。用于覆写的复位指令、NOP指令、未定义指令等也预定存储在闪存13中。
无效标志25是指示无效处理是否已使写入程序22和删除程序23无效的标志。例如，当还未执行无效处理时，将其值设置为“0”，在执行了无效处理之后，将其值设置为“1”。如果无效标志25设置为“1”，即使在从终端设备50接收到执行无效操作的命令时，因为已执行了无效处理，所以CPU 10也不会执行无效处理。注意，无效处理是在制造IC卡1的过程的最后阶段执行的，在发货之后，IC卡1用作只读卡。
图2是示出针对由本发明IC卡1的CPU 10执行的写入程序22和删除程序23的无效处理的处理步骤的流程图。注意，该处理中所用的变量SRC、DST和CNT是用DRAM 12实现的。
CPU 10检查是否已通过通信I/F 11，从终端设备50接收到执行无效处理的命令(步骤S1)。如果未接收到(S1否)，则CPU 10等待，直到接收到命令。当已接收到执行无效处理的命令时(S1是)，CPU 10检查无效标志25的值是否设置为“1”(步骤S2)。如果无效标志25的值设置为“1”(S2是)，则结束无效处理。
如果无效标志25的值未设置为“1”，即，如果无效标志25的值设置为“0”(S2否)，则CPU 10从闪存13读取写入程序22和删除程序23，并将其复制到DRAM 12中(步骤S3)。接着，从闪存13读取NOP指令，将其复制到DRAM 12中(步骤S4)。根据该流程图，虽然在步骤S4中将NOP指令复制到DRAM 12中，但是也可以复制针对CPU 10的复位指令或未定义指令。
接着，设置复制的NOP指令在DRAM 12上的存储地址，作为变量SRC(步骤S5)，设置写入程序22在闪存13上的引导地址，作为变量DST(步骤S6)。此外，设置构成写入程序22的指令数量，作为变量CNT(步骤S7)。在设置这些变量值之后，通过执行用于执行无效处理的子例程，执行无效处理(步骤S8)。
图3是示出在图2的步骤S8和S11执行的无效处理子例程的处理步骤的流程图。CPU 10检查变量CNT的值是否为“0”(步骤S31)。如果变量CNT的值不为“0”(S31否)，则CPU 10从设置为变量SRC的地址，获得用于写入的数据(步骤S32)。注意，因为在图2的步骤S4和S5中，设置NOP指令在DRAM 12上的地址，作为变量SRC，所以用于写入的数据是NOP指令。
在获得用于写入的数据之后，CPU 10开始向闪存13上的设置为变量DST的地址写入用于写入的数据(步骤S33)。此时，CPU 10通过读取和执行复制到DRAM 12中的写入程序22和删除程序23，向闪存13写入数据。注意，在删除数据之后，向闪存13的写入才是可执行的。因此，实际上，如果还未删除要执行写入的地址，则在写入之前，执行删除程序23，以删除数据，并在删除数据之后，执行写入操作。此外，不能逐地址地执行对于闪存13的数据删除操作，而需要基于多个地址的删除区来执行。因此，如果待删除的删除区中存在无需重写的其他数据，则有必要将其他数据复制并暂时撤回到DRAM 12中，在删除操作之后，再写入被撤回的数据。图3中省略了这些处理的显示。
在步骤S33，开始数据写入之后，CPU 10检查写入是否已完成(S34)。如果写入还未完成(S34否)，则CPU 10等待，直到写入完成。如果写入已完成(S34是)，则CPU 10用下一个地址更新设置为变量DST的地址(步骤S35)。如果写入程序22和删除程序23是未划分地存储在闪存13中的，则仅通过递增变量DST，来更新地址。接着，CPU 10从变量CNT的值中只减去1(步骤S36)，流程返回到步骤S31。
重复上述处理，直到变量CNT的值变为“0”，在步骤S31，当CNT的值为“0”时(S31是)，结束子例程处理，流程返回到主程序。
在通过执行步骤S8中的图3所示的子例程，执行针对写入程序22的无效处理之后，设置删除程序23在闪存13上的引导地址，作为变量DST(步骤S9)，并设置构成删除程序23的指令的数量，作为变量CNT(步骤S10)。在设置这些变量的值之后，CPU 10执行用于执行无效处理的子例程(见图3)，并执行针对删除程序23的无效处理(步骤S11)。在通过完成子例程的执行，结束删除程序23的无效处理之后，将无效标志25的值设置为“1”(步骤S12)，结束该处理。之后，当停止向IC卡1供电时，在DRAM 12中的复制的写入程序22和复制的删除程序23被删除，因此当下次供电时，不可能重写闪存13中的数据。
图2和图3所示的无效处理是在制造IC卡1的过程中，在闪存13中存储必要的数据24之后执行的。因为在无效处理之后，IC卡1不允许重写数据24，所以IC卡1用作只读IC卡。图4是示出在本发明IC卡1中存储数据的制造步骤中执行的处理的流程图，该处理由终端设备50执行。注意，图4示出从写入程序22和删除程序23已存储在IC卡1的闪存13中，未设置PIN 21，并且未存储数据24的状态开始存储数据24的流程。
因为未在IC卡1的闪存13中设置PIN 21，所以，首先写入PIN21(步骤S51)。通过从终端设备50向IC卡1发送PIN写入命令，写入PIN 21。接收PIN写入命令的IC卡1的CPU 10使用写入程序22和删除程序23，在闪存13的特定区中执行写入PIN 21的处理。
接着，从终端设备50向IC卡1发送PIN验证命令，以验证PIN 21(步骤S52)。PIN验证命令是与用于验证的PIN一起，发给IC卡1的，接收PIN验证命令的IC卡1的CPU 10读取并比较闪存13中存储的PIN 21，并向终端设备50发送指示PIN是否匹配的验证结果。终端设备50根据来自IC卡1的验证结果，检查PIN是否匹配(步骤S53)。如果PIN不匹配(S53否)，则流程返回到步骤S52，执行使用正确PIN的验证。
如果PIN验证的结果是PIN匹配(S53是)，则IC卡1的CPU 10可以接受数据写入命令。因此，从终端设备50向IC卡1发送写入命令和用于写入的数据，以执行数据写入(步骤S54)。在数据写入结束之后，从终端设备50向IC卡1发送无效命令，执行针对闪存13中存储的写入程序22和删除程序23的无效处理(步骤S55)，并结束此流程。之后，将IC卡1发货，作为由用户用作只读IC卡的产品。
在具有上述结构的IC卡1中，在闪存13中存储必要的数据24之后，可以将用于重写闪存13的写入程序22和删除程序23重写为NOP指令(复位指令、未定义指令)。因此，即使他人获知PIN 21，或者即使未经授权地重写程序计数器而使CPU 10错误地执行这些指令，也可以防止对数据24的未授权操作。
在本实施例中，虽然IC卡1包括闪存13，作为非易失性存储器，但是非易失性存储器不限于此，而可以是其他非易失性存储器，例如EPROM，或者可以是取代存储器的硬盘。此外，虽然IC卡1包括DRAM12，作为易失性存储器，但是易失性存储器不限于此，而可以是其他易失性存储器，例如SRAM。此外，虽然示出了重写闪存13中的所有写入程序22和删除程序23的结构，但是本发明不限于此，而可以采用通过只重写一部分程序、来禁用程序的执行的结构。也可以不仅重写写入程序22和删除程序23，还重写其他程序，或者可以只重写写入程序22和删除程序23之一。此外，虽然示出了将写入程序22和删除程序23重写为NOP指令、复位指令或未定义指令的结构，但是本发明不限于此，可以将这些程序重写为其他指令。
上述实施例示出了当还未执行无效处理时，将无效标志25的值设置为“0”，而当执行了无效处理时，将值设置为“1”的结构。但是，本发明不限于此，可以采用当还未执行无效处理时，将无效标志25的值设置为“1”，而当执行了无效处理时，将值设置为“0”的相反结构。在诸如闪存或EEPROM之类的非易失性存储器中，通常在制造之后，将存储器中的所有位设置为“1”，作为初始值。在这种非易失性存储器中，适合在执行了无效处理时，将值设置为“0”。如果不需要设置无效标志25，则可以构建本发明而不使用无效标志25。
此外，虽然上述实施例示出了图2所示的主例程调用图3所示的处理，并将其作为子例程来执行的结构。但是，本发明不限于此，可以将图3所示的处理合并到主例程中。虽然上述实施例示出了使用DRAM 12来实现要用于处理的变量SRC、DST和CNT的结构，但是本发明不限于此，可以将这些变量实现为CPU 10中的寄存器。此外，虽然本实施例将IC卡1作为数据存储装置的示例来解释，但是本发明不限于此，而可以是其他数据存储装置，例如，IC标签。
权利要求
1.一种数据存储装置，包括非易失性数据存储部分，存储用于操作数据的数据操作指令序列；处理部分，用于执行数据操作指令序列，并相对于所述非易失性数据存储部分，操作数据；易失性数据存储部分；复制部分，用于从所述非易失性数据存储部分读取数据操作指令序列，并将数据操作指令序列复制到所述易失性数据存储部分中；以及无效部分，用于执行所述易失性数据存储部分中的复制的数据操作指令序列，并使所述非易失性数据存储部分中存储的数据操作指令序列无效。
2.根据权利要求1所述的数据存储装置，还包括接受部分，用于接受使所述非易失性数据存储部分中存储的数据操作指令序列无效的命令，其中当所述接受部分接受命令时，所述复制部分复制数据操作指令序列，所述无效部分使数据操作指令序列无效。
3.根据权利要求1所述的数据存储装置，其中数据操作指令序列包括相对于所述非易失性数据存储部分的数据写入指令。
4.根据权利要求1所述的数据存储装置，其中数据操作指令序列包括相对于所述非易失性数据存储部分的数据删除指令。
5.根据权利要求1所述的数据存储装置，其中所述无效部分将所述非易失性数据存储部分中存储的数据操作指令序列改变为用于初始化所述处理部分的处理的初始化指令、用于使所述处理部分不执行操作的空操作指令、或者相对于所述处理部分未定义的指令。
6.根据权利要求1所述的数据存储装置，还包括确定部分，用于确定所述无效部分是否已使所述非易失性数据存储部分中存储的数据操作指令序列无效，其中当所述确定部分确定数据操作指令序列已被无效时，所述无效部分不再执行对数据操作指令序列的无效操作。
7.一种IC卡，包括非易失性数据存储部分，存储用于操作数据的数据操作指令序列；处理部分，用于执行数据操作指令序列，并相对于所述非易失性数据存储部分，操作数据；接收部分，用于接收从其他设备发送来的数据；接受部分，用于通过所述接收部分，接受使所述非易失性数据存储部分中存储的数据操作指令序列无效的命令；易失性数据存储部分；复制部分，用于在所述接受部分接受命令时，从所述非易失性数据存储部分读取数据操作指令序列，并将数据操作指令序列复制到所述易失性数据存储部分中；以及无效部分，用于执行所述易失性数据存储部分中的复制的数据操作指令序列，并使所述非易失性数据存储部分中存储的数据操作指令序列无效。
8.一种数据存储方法，用于在权利要求1所述的数据存储装置中设置的非易失性数据存储部分中存储数据，所述数据存储方法包括步骤在非易失性数据存储部分中存储标识数据；相对于非易失性数据存储部分中存储的标识数据，执行验证，并在非易失性数据存储部分中存储数据；以及在完成存储数据之后，使无效部分将非易失性数据存储部分中存储的数据操作指令序列无效。
9.一种数据存储方法，用于在权利要求7所述的IC卡中设置的非易失性数据存储部分中存储数据，所述数据存储方法包括步骤在非易失性数据存储部分中存储标识数据；相对于非易失性数据存储部分中存储的标识数据，执行验证，并在非易失性数据存储部分中存储数据；以及在完成存储数据之后，使无效部分将非易失性数据存储部分中存储的数据操作指令序列无效。
全文摘要
当CPU接收到来自终端设备的重写无效命令时，CPU将闪存中存储的写入程序和删除程序复制到DRAM中，执行复制的写入程序和复制的删除程序，并将写入程序和删除程序重写为NOP指令、复位指令或未定义指令。这防止了对闪存中存储的数据进行未授权操作。
文档编号G06K19/073GK1971593SQ200610098889
公开日2007年5月30日 申请日期2006年11月24日 优先权日2005年11月25日
发明者岩田卓哉 申请人:夏普株式会社