专利名称：一种嵌入式故障注入系统及其方法
技术领域：
本发明涉及的是对容错式计算机系统进行测试与评估的技术领域。
背景技术：
军用计算机系统(如车载、机载、舰载计算机)应用环境恶劣，这种恶劣环境容易导致计算机系统出现故障；在计算机系统的设计和生产过程中，工艺、原材料及加工技术等也可能导致计算机系统存在潜伏的故障，计算机系统的复杂性日益增大，在计算机系统设计中，特别是软件设计中，也会存在许多潜在的故障，还有敌方的破坏和人为操作的失误，也会使计算机系统的可靠性面临严峻考验，这些故障可能会引发错误，导致计算机系统的效率降低甚至失效。为了提高计算机系统的可靠性和抗干扰能力，往往采用容错技术和避错技术，但在目前的高可靠计算机系统的研制开发过程中存在一个十分薄弱的环节，就是对上述系统的测试和评估，然而这个环节是整个系统开发周期中的一个重要组成部分。对于计算机系统可靠性的评估是依靠理论计算和模拟试验的，需要对被测目标系统进行必要的化简和假设，因而都无法真实准确地对系统的可靠性进行评估。对可靠性缺乏定量分析，这可能导致无法确认系统的设计是否满足实际运行的需要，从而无法及时有效地发现系统设计和实现中存在的问题。另外在系统的开发过程中也需要有测试设备提供对系统各个开发阶段进行测试的能力，测试过程提供的反馈信息可用于对系统的设计进行验证或改进。
发明内容
本发明是为了克服现有技术无法真实准确地对计算机系统的可靠性进行测试和评估的问题；进而提出了一种嵌入式故障注入系统及其方法。
本发明的嵌入式故障注入系统包含主控计算机1、ISA总线/串口数据转换CPLD电路2、主控FPGA电路3、同步控制FPGA电路4、注入控制FPGA电路5、方向控制FPGA电路6、80×86处理器插脚7、80×86处理器插座8；
主控计算机1的ISA总线数据通信端连接ISA总线/串口数据转换CPLD电路2的ISA总线数据通信端，ISA总线/串口数据转换CPLD电路2的串口数据通信端连接主控FPGA电路3的串口数据通信端，主控FPGA电路3的故障时间/触发信号输出输入端连接同步控制FPGA电路4的故障时间/触发信号输入输出端，主控FPGA电路3的故障类型/结果信号输入输出端连接注入控制FPGA电路5的故障类型/结果信号输出输入端，主控FPGA电路3的故障注入位置输出输入端连接方向控制FPGA电路6的故障注入位置输入输出端；同步控制FPGA电路4的注入信号输出输入总线端、注入控制FPGA电路5的注入信号输出输入总线端、方向控制FPGA电路6的注入信号输出输入总线端、80×86处理器插脚7的注入信号输出输入总线端与80×86处理器插座8的注入信号输出输入总线端相连接；80×86处理器插脚7插接在被测系统的主板处理器插座9上，被测系统的处理器10插接在80×86处理器插座8上。
本发明的嵌入式故障注入方法步骤为一、启动整个系统及被测目标系统11；二、主控计算机1通过ISA总线/串口数据转换CPLD电路2发送自检信号给主控FPGA电路3，对主控FPGA电路3、同步控制FPGA电路4、注入控制FPGA电路5、方向控制FPGA电路6进行初始化和自检；三、主控FPGA电路3通过ISA总线/串口数据转换CPLD电路2接收主控计算机1发送来的故障注入的故障模型参数，即注入位置、故障类型、触发方式、触发条件、注入持续时间、决定注入次数；四、主控FPGA电路3根据各故障模型参数设定各类锁存器的初值，主控FPGA电路3根据主控计算机1传送各故障模型参数的顺序，将触发方式、触发条件转发给同步控制FPGA电路4，将故障类型、注入位置转发给注入控制FPGA电路5，将同步控制信号发送给方向控制FPGA电路6；五、方向控制FPGA电路6以被测目标系统11的地址线、数据线、控制线作为注入目标，并根据被测目标系统11的读写信号、总线控制权信号对注入通道的设定方向，再传递给注入控制FPGA电路5；六、同步控制FPGA电路4根据主控FPGA电路3传递来的注入信号的相关时间数据和触发条件数据来产生注入信号，同时再根据被测目标系统11的时钟数据和总线周期数据，来减小注入的延迟，保证注入信号与被测目标系统11同步，并传递给注入控制FPGA电路5；七、注入控制FPGA电路5根据主控FPGA电路3发送来的故障类型和注入位置数据，并在接收方向控制FPGA电路6发送的注入方向数据和同步控制FPGA电路4发送的注入数据之后，向被测目标系统11注入故障；八、主控FPGA电路3对比故障注入前后数据值，当故障注入前后的值改变后，表明这次故障注入为有效，而记录结果；九、当主控FPGA电路3通过ISA总线/串口数据转换CPLD电路2收到主控计算机1发来的读取结果命令时，主控FPGA电路3将按注入结果设定的顺序，通过ISA总线/串口数据转换CPLD电路2送回到主控计算机1中，并显示出来。
本发明能真实准确的对计算机系统的可靠性进行测试和评估，它能在容错计算机系统研制的各个阶段对其进行测试，根据测试结果对系统的设计与实现的正确性进行验证，对系统的可靠性能指标进行评估，能使得容错计算机系统具备更高的纠错和检测能力，实现更高的容错能力。本发明与现有故障注入技术相比，本发明的有益效果是1.故障模型多样化，嵌入式故障注入方法可注入固定、翻转、开路和更加复杂的逻辑故障。
2.故障触发方式多，嵌入式故障注入器嵌入在目标系统之中，随时可以截获系统的状态和当前的运行信息。因此，嵌入式故障注入可以进行目标触发(例如，当访问某一内存地址时触发故障)。
3.方便、及时的结果回收，嵌入到目标系统内部的嵌入式注入器可以通过截获目标硬件的相应的管脚信号来方便、及时地对结果信息进行回收。
4.高安全性，嵌入式故障注入修改管脚信号时，只需将原有的信号屏蔽掉，然后发一个代表我们期望的逻辑值的模拟量给目标硬件，该模拟量与目标系统中代表相应逻辑值的模拟量保持一致，所以可以保证较高的注入安全性。
图1是本发明的整体结构示意图，图2是本发明的嵌入式故障注入方法的步骤流程图，图3是主控FPGA电路3内部的运行步骤流程图，图4是同步控制FPGA电路4内部的运行步骤流程图，图5是注入控制FPGA电路5内部的运行步骤流程图，图6是方向控制FPGA电路6内部的运行步骤流程图。
具体实施例方式
具体实施方式
一结合图1说明本实施方式，本实施方式的嵌入式故障注入系统由主控计算机1、ISA总线/串口数据转换CPLD电路2、主控FPGA电路3、同步控制FPGA电路4、注入控制FPGA电路5、方向控制FPGA电路6、80×86处理器插脚7、80×86处理器插座8组成；主控计算机1的ISA总线数据通信端连接在ISA总线/串口数据转换CPLD电路2的ISA总线数据通信端，ISA总线/串口数据转换CPLD电路2的串口数据通信端连接主控FPGA电路3的串口数据通信端，主控FPGA电路3的故障时间/触发信号输出输入端连接同步控制FPGA电路4的故障时间/触发信号输入输出端，主控FPGA电路3的故障类型/结果信号输入输出端连接注入控制FPGA电路5的故障类型/结果信号输出输入端，主控FPGA电路3的故障注入位置输出输入端连接方向控制FPGA电路6的故障注入位置输入输出端；同步控制FPGA电路4的注入信号输出输入总线端、注入控制FPGA电路5的注入信号输出输入总线端、方向控制FPGA电路6的注入信号输出输入总线端、80×86处理器插脚7的注入信号输出输入总线端与80×86处理器插座8的注入信号输出输入总线端相连接；80×86处理器插脚7插接在被测系统的主板处理器插座9上，被测系统的处理器10插接在80×86处理器插座8上。
本实施方式的嵌入式故障注入方法步骤为一、启动整个系统及被测目标系统11；二、主控计算机1通过ISA总线/串口数据转换CPLD电路2发送自检信号给主控FPGA电路3，对主控FPGA电路3、同步控制FPGA电路4、注入控制FPGA电路5、方向控制FPGA电路6进行初始化和自检；三、主控FPGA电路3通过ISA总线/串口数据转换CPLD电路2接收主控计算机1发送来的故障注入的故障模型参数，即注入位置、故障类型、触发方式、触发条件、注入持续时间、决定注入次数；四、主控FPGA电路3根据各故障模型参数设定各类锁存器的初值，主控FPGA电路3根据主控计算机1传送各故障模型参数的顺序，将触发方式、触发条件转发给同步控制FPGA电路4，将故障类型、注入位置转发给注入控制FPGA电路5，将同步控制信号发送给方向控制FPGA电路6；五、方向控制FPGA电路6以被测目标系统11的地址线、数据线、控制线作为注入目标，并根据被测目标系统11的读写信号、总线控制权信号对注入通道的设定方向，再传递给注入控制FPGA电路5；六、同步控制FPGA电路4根据主控FPGA电路3传递来的注入信号的相关时间数据和触发条件数据来产生注入信号，同时再根据被测目标系统11的时钟数据和总线周期数据，来减小注入的延迟，保证注入信号与被测目标系统11同步，并传递给注入控制FPGA电路5；七、注入控制FPGA电路5根据主控FPGA电路3发送来的故障类型和注入位置数据，并在接收方向控制FPGA电路6发送的注入方向数据和同步控制FPGA电路4发送的注入数据之后，向被测目标系统11注入故障；八、主控FPGA电路3对比故障注入前后数据值，当故障注入前后的值改变后，表明这次故障注入为有效，而记录结果；九、当主控FPGA电路3通过ISA总线/串口数据转换CPLD电路2收到主控计算机1发来的读取结果命令时，主控FPGA电路3将按注入结果设定的顺序，通过ISA总线/串口数据转换CPLD电路2送回到主控计算机1中，并显示出来。
所述主控FPGA电路3内部的运行步骤为(结合图3)A1、开始；A2、根据主控计算机1的信号进行自检测；A3、判断自检正确与否，如判断为否，则返回步骤A2的开始端，如判断为是，则运行下一步；A4、接收主控计算机1发来的故障模型参数；A5、根据各故障模型参数设定时间锁存器初值；
A6、故障注入开始；A7、故障注入结束时，对比故障注入前后信号值，当故障注入是有效时记录结果；A8、返回步骤A1的开始端。
同步控制FPGA电路4内部的运行步骤为(结合图4)B1、开始；B2、判断是否进行目标触发，如判断为否，则跳转到步骤B4的开始端，如判断为是，则继续运行下一步骤；B3、判断总线信号与目标是否一致，如判断为否，则从新运行步骤B3，如判断为是，则继续运行下一步骤；B4、根据时间锁存器的值产生注入数据；B5、结束。
注入控制FPGA电路5内部的运行步骤为(结合图5)C1、开始；C2、选定注入管脚对应的注入单元；C3、生成故障类型值；C4、判断是否开始注入？如判断为否，则重新运行步骤C4，如判断为是，则继续运行下一步骤；C5、打开注入通道进行故障注入；C6、判断注入结果的有效性并记录，如判断为否，则重新运行步骤C6，如判断为是，则继续运行下一步骤；C7、向主控FPGA电路3发送注入结果，并清除记录结果；C8、结束。
方向控制FPGA电路6内部的运行步骤为(结合图6)D1、开始；并行运行步骤D2、步骤D3；D2、判断是否为读周期？如判断为否，则运行步骤D6，如判断为是，则运行步骤D4；D3、判断总线控制HLDA是否为高？如判断为否，则运行步骤D7，如判断为是，则运行步骤D5；D4、数据线的注入信号方向为0，然后运行步骤D8；D5、地址线的注入信号方向为0，然后运行步骤D8；D6、数据线的注入信号方向为1，然后运行步骤D8；D7、地址线的注入信号方向为1，然后运行步骤D8；D8、结束。
嵌入式故障注入软件系统包括宿主机端的监控软件，注入器端控制软件。宿主机端监控软件在中文Win2000平台下以VC5.0为工具进行开发的，用于整个故障注入系统的管理和监控，其结构如图三所示。其主要功能有故障参数的设置，如芯片类型，注入的管脚号，故障的值类型和时间类型，注入触发方式等，同时显示每次注入后的结果信息。该软件还提供自检命令，并显示自检结果。已生成的故障模式可被存储于文件中，也可直接由文件调出现成的故障模式。系统还提供了简单的联机帮助。
主控FPGA电路3、同步控制FPGA电路4、注入控制FPGA电路5、方向控制FPGA电路6选用的型号是ALTRA公司的MAX系列EPM7160，主控FPGA电路3选用的型号是ALTRA公司的Cyclone系列的EP1C60240。
权利要求
1.一种嵌入式故障注入系统，其特征在于它包含主控计算机(1)、ISA总线/串口数据转换CPLD电路(2)、主控FPGA电路(3)、同步控制FPGA电路(4)、注入控制FPGA电路(5)、方向控制FPGA电路(6)、80×86处理器插脚(7)、80×86处理器插座(8)；主控计算机(1)的ISA总线数据通信端连接在ISA总线/串口数据转换CPLD电路(2)的ISA总线数据通信端，ISA总线/串口数据转换CPLD电路(2)的串口数据通信端连接主控FPGA电路(3)的串口数据通信端，主控FPGA电路(3)的故障时间/触发信号输出输入端连接同步控制FPGA电路(4)的故障时间/触发信号输入输出端，主控FPGA电路(3)的故障类型/结果信号输入输出端连接注入控制FPGA电路(5)的故障类型/结果信号输出输入端，主控FPGA电路(3)的故障注入位置输出输入端连接方向控制FPGA电路(6)的故障注入位置输入输出端；同步控制FPGA电路(4)的注入信号输出输入总线端、注入控制FPGA电路(5)的注入信号输出输入总线端、方向控制FPGA电路(6)的注入信号输出输入总线端、80×86处理器插脚(7)的注入信号输出输入总线端与80×86处理器插座(8)的注入信号输出输入总线端相连接；80×86处理器插脚(7)插接在被测系统的主板处理器插座(9)上，被测系统的处理器10插接在80×86处理器插座(8)上。
2.一种嵌入式故障注入方法，其特征在于它的方法步骤为(一)、启动整个系统及被测目标系统(11)；(二)、主控计算机(1)通过ISA总线/串口数据转换CPLD电路(2)发送自检信号给主控FPGA电路(3)，对主控FPGA电路(3)、同步控制FPGA电路(4)、注入控制FPGA电路(5)、方向控制FPGA电路(6)进行初始化和自检；(三)、主控FPGA电路(3)通过ISA总线/串口数据转换CPLD电路(2)接收主控计算机(1)发送来的故障注入的故障模型参数，即注入位置、故障类型、触发方式、触发条件、注入持续时间、决定注入次数；(四)、主控FPGA电路(3)根据各故障模型参数设定各类锁存器的初值，主控FPGA电路(3)根据主控计算机(1)传送各故障模型参数的顺序，将触发方式、触发条件转发给同步控制FPGA电路(4)，将故障类型、注入位置转发给注入控制FPGA电路(5)，将同步控制信号发送给方向控制FPGA电路(6)；(五)、方向控制FPGA电路(6)以被测目标系统(11)的地址线、数据线、控制线作为注入目标，并根据被测目标系统(11)的读写信号、总线控制权信号对注入通道的设定方向，再传递给注入控制FPGA电路(5)；(六)、同步控制FPGA电路(4)根据主控FPGA电路(3)传递来的注入信号的相关时间数据和触发条件数据来产生注入信号，同时再根据被测目标系统(11)的时钟数据和总线周期数据，来减小注入的延迟，保证注入信号与被测目标系统(11)同步，并传递给注入控制FPGA电路(5)；(七)、注入控制FPGA电路(5)根据主控FPGA电路(3)发送来的故障类型和注入位置数据，并在接收方向控制FPGA电路(6)发送的注入方向数据和同步控制FPGA电路(4)发送的注入数据之后，向被测目标系统(11)注入故障；(八)、主控FPGA电路(3)对比故障注入前后数据值，当故障注入前后的值改变后，表明这次故障注入为有效，而记录结果；(九)、当主控FPGA电路(3)通过ISA总线/串口数据转换CPLD电路(2)收到主控计算机(1)发来的读取结果命令时，主控FPGA电路(3)将按注入结果设定的顺序，通过ISA总线/串口数据转换CPLD电路(2)送回到主控计算机(1)中，并显示出来。
3.根据权利要求2所述的一种嵌入式故障注入方法，其特征在于所述主控FPGA电路(3)内部的运行步骤为(A1)、开始；(A2)、根据主控计算机(1)的信号进行自检测；(A3)、判断自检正确与否，如判断为否，则返回步骤A2的开始端，如判断为是，则运行下一步；(A4)、接收主控计算机(1)发来的故障模型参数；(A5)、根据各故障模型参数设定时间锁存器初值；(A6)、故障注入开始；(A7)、故障注入结束时，对比故障注入前后信号值，当故障注入是有效时记录结果；(A8)、返回步骤A1的开始端。
4.根据权利要求2所述的一种嵌入式故障注入方法，其特征在于所述同步控制FPGA电路(4)内部的运行步骤为(B1)、开始；(B2)、判断是否进行目标触发，如判断为否，则跳转到步骤B4的开始端，如判断为是，则继续运行下一步骤；(B3)、判断总线信号与目标是否一致，如判断为否，则从新运行步骤B3，如判断为是，则继续运行下一步骤；(B4)、根据时间锁存器的值产生注入数据；(B5)、结束。
5.根据权利要求2所述的一种嵌入式故障注入方法，其特征在于所述注入控制FPGA电路(5)内部的运行步骤为(C1)、开始；(C2)、选定注入管脚对应的注入单元；(C3)、生成故障类型值；(C4)、判断是否开始注入？如判断为否，则重新运行步骤C4，如判断为是，则继续运行下一步骤；(C5)、打开注入通道进行故障注入；(C6)、判断注入结果的有效性并记录，如判断为否，则重新运行步骤C6，如判断为是，则继续运行下一步骤；(C7)、向主控FPGA电路(3)发送注入结果，并清除记录结果；(C8)、结束。
6.根据权利要求2所述的一种嵌入式故障注入方法，其特征在于所述方向控制FPGA电路(6)内部的运行步骤为(D1)、开始；并行运行步骤D2、步骤D3；(D2)、判断是否为读周期？如判断为否，则运行步骤D6，如判断为是，则运行步骤D4；(D3)、判断总线控制HLDA是否为高？如判断为否，则运行步骤D7，如判断为是，则运行步骤D5；(D4)、数据线的注入信号方向为0，然后运行步骤D8；(D5)、地址线的注入信号方向为0，然后运行步骤D8；(D6)、数据线的注入信号方向为1，然后运行步骤D8；(D7)、地址线的注入信号方向为1，然后运行步骤D8；(D8)、结束。
全文摘要
一种嵌入式故障注入系统及其方法，它涉及的是对容错式计算机系统进行测试与评估的技术领域。它为了克服现有技术无法真实准确地对计算机系统的可靠性进行测试和评估的问题。它的主控计算机(1)通过ISA总线/串口数据转换CPLD电路(2)、主控FPGA电路(3)与同步控制FPGA电路(4)、注入控制FPGA电路(5)、方向控制FPGA电路(6)、80×86处理器插脚(7)、80×86处理器插座(8)互相数据连接。它的步骤为(一)启动系统；(二)初始化和自检；(三)发送故障模型参数；(四)设定锁存器的初值；(五)方向控制FPGA电路(6)设定方向；(六)同步控制FPGA电路(4)设定同步数据；(七)注入控制FPGA电路(5)设定注入数据；(八)记录结果；(九)显示结果。本发明能准确的对计算机系统的可靠性进行测试和评估。
文档编号G06F11/00GK1945547SQ20061015097
公开日2007年4月11日 申请日期2006年10月31日 优先权日2006年10月31日
发明者杨孝宗, 刘宏伟, 吴智博, 左德承, 崔刚, 舒燕君, 董剑, 温东新, 苗百利, 向琳, 张展, 罗丹彦, 王玲 申请人:哈尔滨工业大学