Usb桥路的制作方法

专利名称：Usb桥路的制作方法
技术领域：
本发明涉及通用串行总线(USB)，其规范由USB设计论坛(USB-IF)出版。更确切 地说，本发明涉及USB接口之间的桥路。
背景技术：
USB在PC世界中广泛使用。已经开发了许多外部设备，在连接到PC主机时为它 带来了额外的功能。近来在嵌入式系统中，更确切地说在移动平台中也采用USB。对于这 些应用，已经开发了对USB 2.0规范的增补，称为“芯片间USB(IC_USB)规范”，并包括为 USB-IF出版的规范集的增补。这项增补规定了当无需屏蔽电缆时和当集成电路(IC)分开 不到IOcm时，这些IC之间USB链接的电气细节。IC_USB规范用于取代日期为2000年4月 27日的通用串行总线规范修订版2. 0的第7节中规定的电气特征，后文中称为第7节电气 特征。2006年3月出版的IC_USB规范允许集成电路在称为GND的地线和称为IC_VDD的 电源以外的、称为IC_DP和IC_DM的两条线上以低速(LS)、全速(FS)和其他速度通信，既无 需物理(PHY)层也无需屏蔽电缆，而且信号摆幅小、且处于零功率空闲状态。对于与第7节 兼容的收发器，PHY由逻辑信号激活，PHY以与电源电压Vbus无关的适当模拟信号驱动装载 有USB电缆的D+和D-两条数据线。对于IC_USB收发器，电源电压IC_VDD定义了 IC_DP和IC_DM上的逻辑信号摆幅。 逻辑信号摆幅与电源电压IC_VDD有关，后者取决于实施IC_USB的芯片的电压等级。若干 缓冲器包括带有对输出信号的可能压摆率控制的逻辑电路，以使电磁干扰最小化。IC_USB技术有助于在嵌入式系统中创建新的USB应用。欧洲电信标准协会(ETSI) 已经在2006年11月选定这种技术作为新的客户识别模块(SIM)外围设备的高速协议(称 为UICC)。UICC规范在2007年5月由ETSI采用并出版，并且3GPP标准机构在2007年6 月初将UICC规范包括在其第7版本中。UICC仅仅是利用了 IC_USB技术的众多已面世产品 的一个实例。目前，USB电路符合通用串行总线规范修订版2. 0第7节，因为这些USB电路的大 部分意在用于具有驱动程序的普通USB端口。此外，某些USB设备，例如手机，可能需要与 USB 2.0的第7节兼容的外部USB端口以及与IC_USB兼容的内部USB端口。为了将IC_USB 设备连接到PC的USB端口上，可能产生其他需要。本领域的技术人员尚未找到互连不直接 兼容的不同种类USB设备的解决方案。

发明内容
本发明公开了分别符合第7节电气特征或符合IC_USB电气特征的USB主机端口 和分别符合IC_USB电气特征或第7节电气特征的USB外围设备之间的接口。所述改变可 能仅仅在于带有第一电压等级IC_USB电气特征的USB主机与带有第二电压等级IC_USB电 气特征的USB外围设备二者之间。
具体地说，本发明涉及第一数据端口与第二数据端口之间的桥接电路。所述桥接 电路包括第一收发器级、第二收发器级、第一检测电路、第二检测电路和选择电路。所述第 一收发器级在第一电压范围内被供电。所述第一收发器级包括具有链接到所述第一数据端 口的输入的至少一个输入缓冲器，以及具有链接到所述第一数据端口的输出的至少一个三 态输出缓冲器。所述第二收发器级在第二电压范围内被供电。所述第二收发器级包括具有 链接到所述第二数据端口的输入的至少一个输入缓冲器，以及具有链接到所述第二数据端 口的输出的至少一个三态输出缓冲器。所述第一检测电路链接到第一收发器级以便检测所 述第一数据端口的数据包的到达。所述第二检测电路链接到第二收发器级以便检测所述第 二数据端口的数据包的到达。所述选择电路，用于根据由所述第一检测电路和第二检测电 路进行的检测，启动所述第一收发器级或所述第二收发器级的三态输出缓冲器的输出。优选情况下，所述第一检测电路检测所述第一收发器级的所述输入缓冲器上的信 号转换。所述转换启动所述第二收发器级的所述三态输出缓冲器的输出。所述第二检测电 路检测所述第二收发器级的所述输入缓冲器上的信号转换。所述转换启动所述第一收发器 级的所述三态输出缓冲器的输出。为了检测所述第一数据端口或所述第二数据端口的数据 包到达的结束，可以包括至少第三检测电路。以不同的方式，本发明涉及一种方法，用于通过包括第一收发器级和第二收发器 级的桥接电路建立第一数据端口与第二数据端口之间的通信。所述第一收发器级在第一电 压范围内被供电。所述第一收发器级包括具有链接到所述第一数据端口的输入的至少一个 输入缓冲器，以及具有链接到所述第一数据端口的输出的至少一个三态输出缓冲器。所述 第二收发器级在第二电压范围内被供电。所述第二收发器级包括具有链接到所述第二数据 端口的输入的至少一个输入缓冲器，以及具有链接到所述第二数据端口的输出的至少一个 三态输出缓冲器。所述方法更具体地包括检测步骤和启动步骤。所述检测步骤检测所述第 一数据端口上和所述第二数据端口上数据包的到达。如果在所述第一数据端口上或分别地 在所述第二数据端口上已经发生了检测，所述启动步骤启动所述第二或分别地所述第一收 发器级的三态输出缓冲器的输出，并禁止所述第二数据端口上或分别地所述第一数据端口 上的所述检测。以优选方式，如果在所述第一数据端口上已经发生了数据包检测，延迟从所述输 入缓冲器的所述输出所携带的数据，然后传送到所述第二收发器级的所述三态输出缓冲器 的输入。如果在所述第二数据端口上已经发生了数据包检测，延迟从所述输入缓冲器的所 述输出所携带的数据，然后传送到所述第一收发器级的所述三态输出缓冲器的输入。


在阅读与附图有关做出的以下说明书后，将更好地理解本发明以及本发明的其他 特点和优点，其中图1至图3展示了本发明的三种不同使用情况；图4至图6详细描述了图1至图3的每种使用情况下所用的上拉和下拉机制；图7显示了在单一设备中集成了图4至图6的优选实施例；图8显示了在数据包的起始和结束处USB信号的计时；图9显示了数据改编所用电路的核心元件。
具体实施例方式图1展示了本发明的第一种使用情况。主机1是依据USB 2.0第7节中电气要求 的主机。外围设备3是具有IC_USB电气要求的外围设备。在主机1与外围设备3之间安 装了桥路2，以实现第7节主机端口与任何电压等级的任何IC_USB外围设备端口之间的电 气连接。主机1的端口 VBUS、GND以及数据线D+和D-分别连接到桥路2的第一端口 VCCl、 GND以及数据线Al和A2，桥路2与第7节规定的电气特征兼容。桥路2的第二端口与IC_ USB电气特征兼容。这些第二端口 VCC2、GND以及数据线Bl和B2分别连接到外围设备3的 端口 IC_VDD、GND 以及数据线 IC_DP 和 IC_DM。VBUS向VCCl供电，其额定值为5V。VCC向VCC2和IC_VDD供电，其额定值在IV至 3V范围之内。电源VCC与VBUS无关。当至少一个电源电压不高于最低值时，桥路2的端口 A1、A2、B1和B2便置于高阻 抗。在加电序列期间第一端口 Al和A2上的下拉电阻(未显示在该图1上)尽早地连接到 GND。供电电压VCCl和VCC2都要存在且在一定的限度之内，以便允许桥路2在主机1与外 围设备3之间建立通信通道。当外围设备3连接到总线、在FS情况下上拉端口 IC_DP时， 桥路2上拉端口 Al，仿佛端口 Al就是依据第7节的外围设备的D+端口。主机在其端口 D+ 上检测FS设备的接入。外围设备3连接到桥路2以及桥路2连接到主机1之后，桥路2进入空闲状态。桥 路2在检测到来自主机1的数据包起始(SOP)后，便将数据包传送到外围设备3。在数据包 结束(EOP)表明所传送数据包的结束后，桥路2返回空闲状态。桥路2在检测到来自外围 设备3的SOP后，便将数据包传送到主机1。在EOP表明所传送数据包的结束后，桥路2返 回空闲状态。桥路在空闲状态时，主机1与桥路2之间的USB段以及桥路2与外围设备3之间的 USB段都处于空闲状态。端口 Al和A2置于高阻抗。进入端口 VCC2的供电电流小于ΙμΑ， 而进入端口 VCCl的供电电流小于500 μ Α，足以产生VTERM电压(3. 3V额定值)，以向端口 Al上的上拉电阻加偏压并为第一端口的接收器供电。桥路2的端口 Bl和Β2表现为具有电压等级VCC的IC_USB主机端口。动态电源 消耗仅仅与端口 A1、A2、B1和B2上的电容性负载有关。本领域的技术人员能够注意到，桥路2不被主机1计数，也不被分配USB地址。桥 路2是经过元件，与USB集线器明显不同。图2展示了本发明的第二种使用情况。主机4是依据IC_USB电气要求的主机。外 围设备6是依据USB 2.0第7节中电气要求的外围设备。在主机4与外围设备6之间安装 了桥路5，以实现第7节外围设备端口与任何电压等级的任何IC_USB主机端口之间的电气 连接。IC_USB主机7的端口具有IC_USB电气特征，IC_VDDA、GND以及数据线IC_DPA和 IC_DMA这些端口分别连接到桥路5的第一端口 VCCl、GND以及数据线Al和A2。桥路5的 第一端口具有IC_USB电气特征。桥路5的第二端口具有第7节的电气特征。VCC2、GND以及数据线Bl和B2这些第二端口分别连接到第7节外围设备6的外围设备端口 VBUS、GND以及数据线D+和D-。IC_VDDA向VCCl供电，其额定值在IV至3V范围之内。外部VBUS向VCC2和外围 设备的VBUS供电，其额定值为5V。IC_VDDA和VBUS的加电可以以任何次序进行。当至少一个电源电压不高于最低值时，端口 A1、A2、B1和B2都会置于高阻抗。供 电电压IC_VDDA和VBUS都要存在并在一定的限度之内，以便允许桥路5在主机与外围设备 之间建立通信通道。在加电序列期间桥路5的第二端口和第一端口上的下拉电阻尽早地连 接到GND。当第7节的外围设备6连接到总线、在FS情况下上拉端口 D+时，那么桥路5上拉 端口 Al，仿佛端口 Al就是FS的IC_USB外围设备的IC_DPA端口。然后主机在其下游端口 上检测FS设备的接入。外围设备6连接到桥路5以及桥路5连接到主机4之后，桥路5进入空闲状态。桥 路5在检测到来自主机4的SOP后，便将数据包传送到外围设备6。在EOP表明所传送数据 包的结束后，桥路5返回空闲状态。桥路5在检测到来自外围设备6的SOP后，便将数据包 传送到主机4。在EOP表明所传送数据包的结束后，桥路5返回空闲状态。总线在空闲状态时，主机4与桥路5之间的USB段以及桥路5与外围设备6之间 的USB段都处于空闲。进入端口 VCCl的供电电流小于1 μ A。进入端口 VCC2的供电电流小 于300 μ Α，足以产生VTERM电压(3. 3V额定)，由桥路接收器和发送器用在其第二数据端口 Bl禾口 Β2上。桥路5的端口 Bl和Β2表现为第7节主机端口。桥路5的端口 Al和Α2表现为 IC_USB外围设备端口。VCCl上的动态电源消耗仅仅与Al、A2上的电容性负载有关。VCC2 上的动态电源消耗与Bl和B2上的电容性负载有关。本领域的技术人员能够注意到，桥路5允许具有任何电压等级的一个IC_USB主机 4与第7节外围设备6通信。此外，桥路5不被USB主机4计数，也不被分配USB地址。图3展示了本发明的第三种使用情况。主机4是具有IC_USB电气要求的主机。外 围设备3是具有IC_USB电气要求但是电压等级不同于主机4电压等级的外围设备。在主 机4和外围设备6之间安装了桥路7，以实现具有两种不同电压等级的主机与外围设备之间 的电气连接。主机4的端口具有IC_USB电气特征。IC_VDDA、GND以及数据线IC_DPA和IC_DMA 这些端口分别连接到桥路7的第一端口 VCC1、GND以及数据线Al和A2。桥路7的第一端 口具有与主机4相同电压等级的IC_USB电气特征。桥路7的第二端口具有IC_USB电气特征。VCC2、GND以及数据线Bl和B2这些端 口分别连接到外围设备3的端口 IC_VDDB、GND以及数据线IC_DPB和IC_DMB。桥路7的第 二端口具有与外围设备3相同电压等级的IC_USB电气特征。IC_VDDA向VCCl供电，其额定值在1. OV至3. OV范围之内。VCC向VCC2和IC_VDDB 供电，其额定值在1. OV至3. OV范围之内。IC_VDDA上的电压依照第一 IC_USB电压等级，而 IC_VDDB上的电压可以依照第二 IC_USB电压等级。例如IC_VDDA可以额定为1. 8V，而IC_ VDDB可以额定为3. 0V。没有桥路7，主机4与外围设备3就无法通信。IC_VDDA和VCC的加电可以以任何次序进行。当至少一个电源电压不高于最低值 时，端口 Al、A2、Bl和B2都会置于高阻抗。在加电序列期间桥路7的数据端口 Al、A2、Bl和B2上的下拉电阻尽早地连接到GND。供电电压IC_VDDA和VCC都要存在且在一定的限度 之内，以便允许桥路7在主机4与外围设备3之间建立通信通道。当IC_USB外围设备连接到总线、在FS情况下上拉端口 IC_DPB时，桥路7上拉端 口 Al，仿佛端口 Al就是FS的IC_USB外围设备的IC_DPA端口。主机在其端口 IC_DPA上检 测FS设备的接入。在外围设备3连接到桥路7以及桥路7连接到主机4之后，桥路7进入空闲状态。 桥路7在检测到来自主机4的SOP后，便将数据包传送到外围设备3。在EOP表明所传送数 据包的结束后，桥路7返回到空闲状态。桥路7在检测到来自外围设备6的SOP后，便将数 据包传送到主机4。在EOP表明所传送数据包的结束后，桥路7返回到空闲状态。总线在空闲状态时，主机4与桥路7之间的USB段以及桥路7与外围设备3之间 的USB段都处于空闲。进入端口 VCCl的供电电流和进入端口 VCC2的供电电流小于1 μ A。桥路7的端口 Al和Α2表现为IC_USB外围设备端口，而桥路7的端口 Bl和B2表 现为IC_USB主机端口。动态电源消耗仅仅与端口 A1、A2、B1和B2上的电容性负载有关。本领域的技术人员能够注意到，桥路7允许具有第一电压等级的IC_USB主机4与 具有第二电压等级的IC_USB外围设备3通信。此外，桥路7不被USB主机4计数，也不被 分配USB地址。图4详细描述了在对应于主机1、桥路2和外围设备3的图1的使用情况中使用的 上拉和下拉机制。桥路2在其第一端口 Al上包括与开关晶体管SW21串联的上拉电阻R21，所述上 拉电阻R21符合USB 2.0第7节的标准。分别与开关晶体管SW22和SW23串联的下拉电阻 R22和R23在桥路2的第二端口的每个数据端口 Bl和B2与接地端口 GND之间。正如在IC_USB增补中规定，电阻R31大约为1. 5k欧姆，而电阻R22、R23、R32、R33 和R34大约为50k欧姆。正如在第7节中规定，电阻Rll和R12大约为15k欧姆，而电阻 R21大约为1.5k欧姆.后文介绍了外围设备3接入主机1所执行的功能序列，按时间发生顺序为步骤1 至步骤7 步骤1，加电序列后-桥路2中，开关晶体管SW21开路，开关晶体管SW22和SW23导通。-外围设备3中，开关晶体管SW33和SW34导通，开关晶体管SW32和SW33开路。步骤2，外围设备3 (FS)连接到IC_USB。通过使开关晶体管SW31导通而上拉IC_ DPB0然后，桥路2检测到数据端口 Bl的上拉并且将该信息传送到AT101。ATlOl控制开关 晶体管SW21上拉数据端口 Al。步骤3，主机1在其数据端口 D+上检测到新设备，并且主机控制器通过桥路2向外 围设备3发送复位信令。桥路2检测到此复位信令并使开关晶体管SW22和SW23开路。此 复位信令被传送到主管外围设备3，以便通过使开关晶体管SW31和SW34开路以及使开关晶 体管SW32和SW33导通而以无偏置电流使IC_USB段极化。步骤4，复位信号后，两路总线都处于空闲。步骤5，外围设备3可以决定通过使开关晶体管SW34导通并使开关晶体管SW32开 路而与IC_USB断开连接。这种软分离经由其数据端口 Bl传送到桥路2。ATlOl阻塞开关晶体管SW21并且主机1看到了包括桥路2和外围设备3的第7节外围设备已经与USB断 开连接。步骤6，外围设备3可以决定通过使开关晶体管SW32导通并使开关晶体管SW34开 路而连接IC_USB。这种软连接经由其数据端口 Bl传送到桥路2。ATlOl使开关晶体管SW21 导通并且主机1看到了包括桥路2和外围设备3的第7节外围设备连接到USB。步骤7，转向步骤3。图5详细描述了对应于主机4、桥路5和外围设备6的图2的使用情况中使用的上 拉和下拉机制。桥路5包括与开关晶体管SW21串联的上拉电阻R21以及与开关晶体管SW51串联 的上拉电阻R51，这两路分支连接在VCCl端口与数据端口 Al之间。桥路5在接地端口 GND 与数据端口 A2之间包括与开关晶体管SW53串联的下拉电阻R53。与开关晶体管SW54串 联的下拉电阻R54置于数据端口 Al与接地端口 GND之间。在桥路的另一侧，两枚下拉电阻 R55和R56安装在每个数据端口 Bl和B2与接地端口 GND之间。正如在IC_USB增补中规定，电阻R21大约为1. 5k欧姆，而电阻R41、R42、R51、R53 和R54大约为50k欧姆。正如在第7节中规定，电阻R61大约为1. 5k欧姆，而电阻R55和 R56大约为15k欧姆。后文介绍了外围设备6接入主机4所执行的功能序列，按时间发生顺序为步骤1 至步骤7 步骤1，加电序列后-主机4中，开关晶体管SW41和SW42导通。-桥路5中，开关晶体管SW21和SW51开路，而开关晶体管SW53和SW54导通。-外围设备6中，开关晶体管SW61开路。步骤2，外围设备6 (FS)连接到USB。通过使开关晶体管SW61导通而上拉D+。桥 路5将该信息传送到ATlOl。ATlOl使开关晶体管SW21导通而上拉数据端口 Al。步骤3，主机1在其数据端口 IC_DPA上检测到新设备，并且主机控制器通过桥路5 向外围设备6发送复位信令。主机中检测到了复位信令，开关晶体管SW41和SW42开路。桥 路5检测到复位信令，所以它使开关晶体管SW51导通并使开关晶体管SW21和SW54开路。 复位信令传送到外围设备6。步骤4，复位信号后，两路总线都处于空闲状态。步骤5，外围设备6可以决定通过使开关晶体管SW61开路而与USB断开连接。这 种软分离传送到桥路5的数据端口 Bi。AT102使开关晶体管SW51开路而PDUl使开关晶体 管SW54导通。主机4看到了包括桥路5和外围设备6的IC_USB外围设备已经与IC_USB 断开连接。步骤6，外围设备6可以决定通过使开关晶体管SW61导通而连接USB。这种软连 接传送到桥路5的数据端口 Bi。ATlOl使开关晶体管SW21导通，并且主机1看到了包括桥 路5和外围设备6的IC_USB外围设备连接到USB。步骤7，转向步骤3。图6详细介绍了在对应于主机4、桥路7和外围设备3的图3的使用情况中使用的 上拉和下拉机制。
桥路7包括与开关晶体管SW21串联的上拉电阻R21以及与开关晶体管SW51串联 的上拉电阻R51。这两路分支置于数据端口 Al与端口 VCCl之间。与开关晶体管SW53串联 的下拉电阻R53安装在数据端口 A2与接地端口 GND之间。与开关晶体管SW54串联的下拉 电阻R54安装在数据端口 Al与接地端口 GND之间。分别与开关晶体管SW22和SW23串联 的两枚下拉电阻R22和R23分别在接地端口 GND与每个数据端口 Bl和B2之间。正如在IC_USB增补中规定，电阻R21、R31大约为1. 5k欧姆，而电阻R22、R23、R32、 R33、R34、R41、R42、R51、R53 和 R54 大约为 50k 欧姆。后文介绍了外围设备3接入所执行的功能序列，按时间发生顺序为步骤1至步骤 7 步骤1，加电序列后-主机4中，开关晶体管SW41和SW42导通。-桥路7中，开关晶体管SW21和SW51开路，而开关晶体管SW22、SW23、SW53和SW54导通。-外围设备3中，开关晶体管SW33和SW34导通，而开关晶体管SW31和SW32开路。步骤2，外围设备3 (FS)连接到IC_USB。它通过使开关晶体管SW31导通而上拉IC_ DPB0然后桥路7检测到数据端口 Bl上的信号上拉并且它将这个信息传送到ATlOl。ATlOl 使开关晶体管SW31导通，上拉数据端口 Al。步骤3，主机4在其数据端口 IC_DPA上检测到新设备，并且主机控制器通过桥路7 向外围设备3发送复位信令。主机4中检测到了复位信令，并且开关晶体管SW41和SW42 开路。桥路7检测到这个复位信令，所以它使开关晶体管SW51导通并使开关晶体管SW21 和SW54开路。复位信令传送到外围设备3，并且外围设备3使开关晶体管SW31和SW34开 路，同时它使开关晶体管SW32导通。步骤4，复位信号后，两路总线都处于空闲状态。步骤5，外围设备3可以决定通过使开关晶体管SW32开路并使开关晶体管SW34导 通而与IC_USB断开连接。这种软分离被传送到桥路7的数据端口 Bi。AT102使开关晶体 管SW51开路而PDUl使开关晶体管SW54导通。主机4看到了包括桥路7和外围设备3的 IC_USB外围设备已经与IC_USB断开连接。步骤6，外围设备3可以决定通过使开关晶体管SW31导通而连接USB。这种软连 接被传送到桥路7的数据端口 Bi。ATlOl使开关晶体管SW21导通并且主机4看到了包括 桥路7和具有第二电压等级外围设备3的具有第一电压等级的IC_USB外围设备连接到IC_ USB。步骤7，转向步骤3。图7是本发明的优选实施例，包括了此前公开的全部使用情况。电路20重组了图 4的桥路2中、图5的桥路5中以及图6的桥路7中所需要的上拉电阻和下拉电阻。上拉电 阻和下拉电阻的适当配置通过向核心电路10中包括的选择电路30提供的选择输入Cl和 C2而选择。与开关晶体管SW201和SW202串联的电阻R201和R202对应于先前图5显示的电 阻R55和R56。当选择电路30为第二端口选择了第7节的电气特征时，PDDl设置为低而 PDD2设置为高。电阻R22和R23未连接到GND，而电阻R201和R202分别通过开关晶体管SW201和SW202连接到GND。其他开关晶体管的换向将连同图4至图6进行详细介绍。供电电路60测量电源电压。核心电路的数据端口 A1、A2、B1和B2 —直处于高阻 抗，直到两个电源电压都在指标限度之内。正如此前表明，端口 Al和A2以及端口 Bl和B2 可以是彼此互不相关的IC_USB端口或者第7节端口。例如下面的表1描述了选择电路30的编码 表1子电路编码在选择输入Cl和C2的抑制中可能存在某个变量。是否符合USB标准的检测可以 由供电电路60执行。这样的检测依赖于输入电压VCCl和VCC2。如果VCCl大于某电压阈 值，例如4. 01V，那么第一端口符合第7节的标准。如果VCCl小于该电压阈值，那么第一端 口符合IC_USB的标准。如果VCC2大于该电压阈值，那么第二端口符合第7节的标准。如 果VCC2小于该电压阈值，那么第二端口符合IC_USB的标准。图8展示了分别根据第7节标准出现在D+和D-数据线上或者根据IC_USB增补 标准出现在IC_DP和IC_DM数据线上用于SOP和EOP的数据模式。本领域的技术人员可以 参考USB标准以了解更多细节。在这些模式上显示了主要特征_当不同的数据线处于J状态时总线处于空闲状态。在FS时，J状态对应于数据 线D+或IC_DP置于高逻辑电平，D-或IC_DM置于低逻辑电平。这个J状态由使数据总线 偏置的上拉和下拉电阻维持。-数据包起始SOP体现了总线上数据包传输的开始。SOP可以由主机发送，也可以 由外围设备发送，它对应于从状态J到状态K的第一转换，状态K是对状态J的逻辑补电平。-数据包结束EOP体现了总线上数据包传输的结束。在所传送数据包的最后位之 后发送EOP。EOP在于在两位延续期间驱动D+和D-两条数据线或者IC_DP和IC_DM两条 数据线在相同的逻辑低电平。-在EOP之后，发送者在一位延续期间强制总线在J状态。-在强制J状态后，发送者进入三态，总线再次处于空闲状态，等待下一个SOP。J至K的转换表明了数据包的起始。本发明在检测到来自主机或来自外围设备的 SOP后，打开从主机到外围设备或反向的单向通信通道。在检测到EOP后，这条单向通信通 道结束。在本发明中核心电路10检测主机侧和外围设备侧的J至K的转换。然后核心电路10建立主机与外围设备或反向之间的通信通道。在数据包传输期间，核心电路检测Ε0Ρ。 在检测到EOP后，在一位延续期间它强制目的地端口上的J状态，然后关闭通信通道并返回 空闲状态。图9详细描述了桥路20的核心电路10。第一差分收发器级40驱动并读取第一数 据端口 Al和A2。第二差分收发器级50驱动并读取第二数据端口 Bl和B2。第一级40包括分别驱动数据端口 Al和A2的输出缓冲器12和13，以及分别从数 据端口 Al和A2接收信号的输入缓冲器11和14。第二级50包括分别驱动数据端口 Bl和 B2的输出缓冲器22和23，以及分别从数据端口 Bl和B2接收信号的输入缓冲器21和24。 输入缓冲器11、14、21和24是例如简单的通过门，它们基本上将其输入处的信号传送到其 输出。输出缓冲器12、13、22和23是三态缓冲器，它们可以置于高阻抗状态或通过门状态 (高或低)。选择电路30选择一种桥路配置，用于确定驱动开关晶体管的命令信号AT101、 AT102、PDUl、PDU2、PDDl和PDD2的数值，正如关于图3至图7的解释。到第一收发器级40 和第二收发器级50的链接能够用于使电源消耗最低，正如后面的解释。供电电路60对VCCl和VCC2都进行监视。当电源电压都在其正常范围之外时，便 使输出缓冲器12、13、22和23置于高阻抗。当电源电压都在其正常范围之内时，端口 A和 B将仍然保持在高阻抗，并且所对应的下拉电阻通过其开关晶体管而连接。以优选方式，以最低的电压向核心电路供电以便降低电源消耗。在这种优选选项 中，电压变换在收发器级40和50之一中进行。第一收发器级40由VCCl供电，而第二收发 器级50由VCC2供电。如果VCCl高于VCC2，那么第一收发器级40也由VCC2供电，以用输 入和输出缓冲器21至24进行电压变换。具有电压自适应的这样的输入/输出缓冲器在业 内熟知因而不必做更多解释。第一检测电路31连接在第一收发器级40的输入缓冲器11和14的输出处，而第 二检测电路37连接在第二收发器级50的输入缓冲器21和24的输出处。检测电路31和 37的每一个都检测数据信号的某些模式。每个检测电路31或37都分别提供第一信号ZDh 或ZDp，当输入缓冲器的两个输出都同时处于低电平时激活。每个检测电路31或37都分 别提供第二信号JTKh或JTKp，当分别在输入电路11和14或者21和24已经检测到J到K 的转换时激活。逻辑电路33从第一检测电路31和第二检测电路37接收两个第一信号ZDh和ZDp， 并且从一侧或另一侧提供EOP检测对应的两个信号。第一方向电路34和第二方向电路35的每一个都分别从第一检测电路31和第二 检测电路37接收JTK信号并且从逻辑电路33接收EOP信号之一。方向电路34和35可以 是简单的RS双稳态触发器，如果至少一个JTKi信号到达其输出便切换到一个值，而EOP信 号一到达其输出便切换到另一个值。每个方向电路都从另一个电路接收信号，以便锁定或 解锁。方向电路34和35的输出分别链接到第二收发器级50和第一收发器级40，以便使输 出缓冲器22、23、12和13能够从其输入向其输出传输数据，或者将其置于高阻抗输出状态。在加电复位信号序列和接入序列之后，总线便处于空闲状态。运行的实例可以起 始于在数据端口 Al和A2上接收J到K的转换，对应于来自主机的SOP。检测电路31激活 JTKh信号。第一方向电路34切换到设置EDWN信号的状态。设置EDWN信号使第二收发器级50的输出缓冲器22和23能够为通过门。第二方向电路35现在被锁定并无法切换。数据通过输入缓冲器11和14以及输出缓冲器22和23从数据端口 Al和A2传送 到数据端口 Bl和B2。为了预防输出处的计时失真，输入缓冲器11和14的输出分别通过延 时电路Dl和D2，分别链接到输出缓冲器22和23的输入。延时电路Dl和D2是相同的模 拟延时电路，它们引入的延时要长于信号通过输入缓冲器11或14、检测电路31、逻辑电路 33、方向电路34和输出缓冲器22和23进行传播所花费的时间。在所传送数据包的结束时 EOP到达，然后第一检测电路31首先激活ZDh信号，第二检测电路37再激活ZDp信号。在 此刻，逻辑电路33开始第一处理以确保抑制伪零信号。在第一处理的结束，逻辑电路33检 测出数据端口携带了 Ε0Ρ。当ZDh和ZDp两个信号都返回待用时，所述逻辑电路33便触发 第二处理。在第二处理的结束，逻辑电路33便向第一方向电路34发送脉冲。当第一方向 电路34收到该脉冲时，所述电路便将输出缓冲器22和23的输出置于高阻抗并且将第二方 向电路35解锁。然后总线处于空闲状态。本领域的技术人员能够注意到，第一处理是对安全性的补充，因为对ZDh和ZDp两 种信号进行的检测本身就是过滤器，抑制了伪检测的主要部分。本领域的技术人员还可以 注意到，第二处理也是对安全性的补充，它预防输出处的任何驱动问题，因为这次处理在数 据端口 Bl和B2被驱动到J状态后开始。本领域的技术人员将理解，第一和第二这些处理 是完全可选的。然后在数据端口 Bl和B2上可能收到SOP对应的J到K的转换。检测电路37激 活JTKp信号。第二方向电路35切换到设置信号EUP的状态。EUP信号使第一收发器级40 的输出缓冲器12和13能够为通过门。第一方向电路34现在被锁定并无法切换。数据通过输入缓冲器21和24以及输出缓冲器12和13从数据端口 Bl和B2传送 到数据端口 Al和A2。为了预防输出处的计时失真，输入缓冲器21和24的输出分别通过延 时电路D3和D4，分别链接到输出缓冲器12和13的输入。延时电路D3和D4是相同的模拟 延时电路，它们引入屏蔽通过输入缓冲器21或24、检测电路37、逻辑电路33、方向电路35 和输出缓冲器12和13的传播时间的延时。在所传送数据包的结束时EOP到达，然后第二 检测电路37首先激活信号ZDp，第一检测电路31再激活信号ZDh。在此刻，逻辑电路33开 始第一处理。在第一处理的结束，逻辑电路33等待信号ZDh和ZDp都返回待用状态，然后 开始第二处理。在第二处理的结束，逻辑电路33便向第二方向电路35发送脉冲。当第二 方向电路35收到该脉冲时，所述电路35便将输出缓冲器12和13的输出置于高阻抗并且 将第一方向电路34解锁。然后总线处于空闲状态。当然，延时电路Dl至D4设计为相同的并且对应于所考虑通路上更长的转换时间。虽然已经参考本发明的优选实施例具体地显示和介绍了本发明，但是本领域的技 术人员将会理解，在形式和细节上可以进行多种改变而不脱离本发明。
权利要求
一种桥接电路(10)，位于第一数据端口(A1，A2)与第二数据端口(B1，B2)之间，所述桥接电路包括在第一电压范围内被供电的第一收发器级(40)，所述第一收发器级包括具有链接到所述第一数据端口的输入的至少一个输入缓冲器(11，14)，以及具有链接到所述第一数据端口的输出的至少一个三态输出缓冲器(12，13)；在第二电压范围内被供电的第二收发器级(50)，所述第二收发器级包括具有链接到所述第二数据端口的输入的至少一个输入缓冲器(21，24)，以及具有链接到所述第二数据端口的输出的至少一个三态输出缓冲器(12，13)；链接到第一收发器级的第一检测电路(31)，用于检测所述第一数据端口的数据包的到达；链接到第二收发器级的第二检测电路(37)，用于检测所述第二数据端口的数据包的到达；选择电路(34，35)，用于根据由所述第一检测电路和第二检测电路进行的检测，启动所述第一收发器级或所述第二收发器级的三态输出缓冲器的输出。
2.根据权利要求1的电路，其中，所述第一检测电路检测所述第一收发器级的所述输 入缓冲器上的信号转换，并且其中所述转换启动所述第二收发器级的所述三态输出缓冲器 的输出，所述第二检测电路检测所述第二收发器级的所述输入缓冲器上的信号转换，并且 其中所述转换启动所述第一收发器级的所述三态输出缓冲器的输出。
3.根据权利要求1的电路，其中，所述电路包括至少第一延迟电路(Dl，D2)，用于将所 述第一收发器级的输入缓冲器的输出链接到所述第二收发器级的三态输出缓冲器的输入， 以及至少第二延迟电路(D3，D4)，用于将所述第二收发器级的输入缓冲器的输出链接到所 述第一收发器级的三态输出缓冲器的输入。
4.根据权利要求1的电路，其中，所述电路进一步包括至少第三检测电路(33)，用于检 测所述第一数据端口或所述第二数据端口的数据包到达的结束。
5.根据权利要求1的电路，其中，所述第一数据端口和第二数据端口是不同的端口，它 们支持以下通信协议=USB 2. 0第7节、芯片间USB增补。
6.一种通过桥接电路建立第一数据端口和第二数据端口之间的通信的方法，所述桥接 电路包括在第一电压范围内被供电的第一收发器级，所述第一收发器级包括具有链接到所述第 一数据端口的输入的至少一个输入缓冲器，以及具有链接到所述第一数据端口的输出的至 少一个三态输出缓冲器；在第二电压范围内被供电的第二收发器级，所述第二收发器级包括具有链接到所述第 二数据端口的输入的至少一个输入缓冲器，以及具有链接到所述第二数据端口的输出的至 少一个三态输出缓冲器；其中，所述方法包括检测在所述第一数据端口上和所述第二数据端口上数据包的到达；如果在所述第一数据端口上或分别地在所述第二数据端口上已经发生了检测，启动所 述第二或分别地所述第一收发器级的三态输出缓冲器的输出，并禁止所述第二数据端口上 或分别地所述第一数据端口上的所述检测。
7.根据权利要求6的方法，其中，如果在所述第一数据端口上已经发生了数据包检测， 延迟从所述输入缓冲器的所述输出所携带的数据，然后传送到所述第二收发器级的所述三 态输出缓冲器的输入。
8.根据权利要求6的方法，其中，如果在所述第二数据端口上已经发生了数据包检测， 延迟从所述输入缓冲器的所述输出所携带的数据，然后传送到所述第一收发器级的所述三 态输出缓冲器的输入。
9.根据权利要求6的方法，其中，所述第一数据端口和第二数据端口是不同的端口，它 们支持以下通信协议=USB 2. 0第7节、芯片间USB增补。
全文摘要
在第一数据端口A1、A2与第二数据端口B1、B2之间提供了桥接电路10。所述桥接电路包括第一收发器级40，它包括链接到所述第一数据端口的至少一个输入缓冲器11、14和至少一个三态输出缓冲器12、13；第二收发器级50，它包括链接到所述第二数据端口的至少一个输入缓冲器21、24和至少一个三态输出缓冲器12、13；第一检测电路31，用于检测所述第一数据端口的数据包的到达；第二检测电路37，用于检测所述第二数据端口的数据包的到达。选择电路34、35，用于根据由所述第一检测电路和第二检测电路进行的检测，启动所述第一收发器级或所述第二收发器级的三态输出缓冲器的输出。
文档编号G06F13/40GK101933007SQ200780102277
公开日2010年12月29日 申请日期2007年12月21日 优先权日2007年12月21日
发明者A·普梅特, B·杜瓦尔, R·莱迪耶 申请人:金雅拓股份有限公司;Invia公司