专利名称：：提升小波变换的vlsi结构设计方法
技术领域：
：本发明属于超大规模集成电路VLSI设计
技术领域：
，具体涉及一种实现提升小波变换结构的设计方法。
背景技术：
：离散小波变换由于具有良好的时频局部特性，已经广泛应用于信号处理、图像压縮、视频处理等领域，并且被JPEG2000图像压縮标准采纳。因此设计离散小波变换的VLSI结构具有重要的意义。目前已有的实现离散小波变换的VLSI结构可以归纳为基于巻积运算的结构和基于提升算法的结构。与基于巻积运算的结构相比，基于提升算法的结构在计算复杂度和所需的存储器资源等方面具有明显的优势，目前已成为研究的热点。丄M.Jou等人在文章"EfficientVLSIarchitecturesforthebiorthogonalwavelettransformbyfilterbankandliftingscheme,"/Voc./"f.5">>m.Cz>cw//5SyW"2001,pp.529-532.中提出了一种实现提升小波的直接结构。这种结构设计简单、易于硬件实现，但是该结构的缺点在于长流水线占用大量的硬件资源，并且该结构是9/7小波的直接映射，对应两级提升操作。对于5/3小波，由于其只有一级提升，因而此时硬件利用率只有50%。为了降低硬件资源开销、提高硬件利用率，C.J.Lian等在上述直接结构的基础上于2001年在文章"LiftingbaseddiscretewavelettransformarchitectureforJPEG2000,"iniVoc./"AS>tw.C7rcw"51，Sydney,Australia,2001,pp.445-448.中提出了一种Folded结构。该结构基于5/3小波的一级提升操作，对于9/7小波的两级提升操作，它将第一级运算结果返回到输入端进而进行第二次提升操作。该结构在很大程度上降低了硬件资源的消耗，使得其所需的算术资源仅为直接结构的一半。但是该结构的缺点在于它的最高工作频率相对于直接结构又有了一定的降低，而且所需的存储器数目仍然比较多。鉴于以上结构存在的缺点，C.T.Huang等于2004年在文章"Flippingstructure:anefficientVLSIarchitectureforliftingbaseddiscretewavelettransform,"7>am;尸roce饥，vol.52，no.4，pp.1080-1089,Apr.2004.中提出了一种在不增加硬件资源的情况下提高工作频率的改进提升算法。该算法的主要思想是把乘法操作从输入节点转移到运算节点上，使得累加路径上消除了乘法操作，从而縮短关键路径的延时提高系统工作频率。在此算法的基础上，作者提出了一种实现提升小波的Flipping结构。之后B.F.Wu等人于2005年在文章"Ahigh-performanceandmemory-efficientpipelinearchitecturesforthe5/3and9/7discretewavelettransformofJPEG2000codec,"C7腳toS，.Wfifeorec/zwo/.，vol.15,no.12,pp.1615-1628,Dec.2005.中也提出了一种改进的提升算法。该算法的主要思想是把提升过程中的预测和更新合并成一个步骤，从而提高系统工作频率和降低硬件资源消耗。但是上述两种基于改进算法的结构都存在实现复杂度高和必须考虑舍入误差的问题，实际应用有一定的难度。
发明内容本发明的目的在于克服上述
背景技术：
中存在的缺陷和不足，提供一种工作频率高、硬件资源消耗少、硬件利用率高以及结构简单、易于实现和扩展的提升小波变换VLSI结构设计方法。实现本发明目的的技术方案，包括如下步骤(1)改变提升小波算法的运算顺序，使得一些中间值的计算处于不同的路径；(2)通过延迟寄存器，对处于不同路径上的中间值进行并行运算；(3)选择不同路径中最长的路径作为关键路径，并在该关键路径上添加流水线寄存器；(4)对于两级提升小波的流水线结构，在系统和第一级乘法器的输入端添加选择器，将经过第一级提升小波的中间值返回到输入端，通过选择器交替选择不同提升级的中间值，将结果存储在添加的寄存器中。所述改进的提升小波算法是按照以下方式进行的第一级提升小波算法改为《=《+axO'o+4)《=(《+ax《)+"x4，s)=《+/x(《+《)^s)=W+y5《)+~)第二级提升小波算法改为-《=《+yx(>)+>s)+1)=>《=(《十;tx一)+;kx4,51,2=■)+5x(《+《2)=>《2=(_$■)+^x《)+5x《2.其中常数"为第一级提升小波的预测因子，"为第一级提升小波的更新因子，Z为第二级提升小波的预测因子，^为第二级提升小波的更新因子，《=x2，x,.是系统的输入，；《:2+1表示输入中奇数序列的值，x^表示输入中偶数序列的值，《表示/级提升的高频输出，对表示/级提升的低频输出。本发明与传统方法相比具有如下优点1)由于本发明同时采用了并行处理技术以及流水线技术，因此系统输入到输出所需的关键路径延时缩短，系统的工作频率有了很大的提高；2)由于本发明采用了资源分时复用技术，使得实现提升小波变换所需的硬件资源减少，硬件利用率几乎达到100%;3)通过移位加技术用移位寄存器和加法器取代乘法操作，进一步减少了运算量，降低了硬件开销；4)由于本发明是对改进提升小波算法的直接映射，同时本发明中提出的改进提升小波算法可以很容易的扩展到其他小波变换，因此具有设计简单、规则、易于扩展等特点，非常适合于超大规模集成电路VLSI设计实现。图1为本发明实现方法的流程图2为用本发明方法实现的串并转换模块框图3为用本发明方法实现的小波主变换模块框图4为用本发明方法实现并串转换与归一化模块框图。具体实施例方式下面结合附图和实施例对本发明进行详细说明。在本发明的实施例中使用的是JPEG2000标准中采用的小波滤波器-CDF5/3和9/7双正交小波，但是不限于使用这两种小波滤波器。参照图l，本发明基于提升算法的离散小波变换VLSI结构设计方法，包括以下步骤步骤l:将输入串行序列X(/)分裂成相应的奇序列Xp"+,)和偶序列;c^)，为小波主变换模块提供输入。在设计中采用如图2所示的一个延迟寄存器i)和两个开关电路&和《实现输入序列的奇偶分离。步骤2:改变提升小波算法的运算顺序，使得原来处于同一条路径和顺序运算的中间值处于不同的路径。所述的改进提升小波算法的顺序是按照以下方式进行的将第一级提升小波算法改为《=<+^0'0+《)=>《二(《。+ax。+ax《"(1)s)=《+〃x(OX=O,0+/x《1)+/x《.(2)将第二级提升小波算法改为^X"x(sXi)^《-O^+^x^H^x5!"(3)s,2二s)+^x(《+《):^A2=0)+3x《1)+3x<i,2.(4)其中常数a为第一级提升小波的预测因子，々为第一级提升小波的更新因子，y为第二级提升小波的预测因子，c5为第二级提升小波的更新因子，《=x2+1，《=;c2，x,.是系统的输入，12+1表示输入中奇数序列的值，x^表示输入中偶数序列的值，《表示/级提升的高频输出，W表示/级提升的低频输出。步骤3:通过延迟寄存器，对处于不同路径上的中间值进行并行运算。改变运算顺序后的算法的先将(1)式中的中间值(《+"x《)、(2)式中的中间值(《+;5x《》、(3)式中的中间值(《+yx^)和(4)式中的中间值W+"《i)处于不同的路径上，再通过在各条路径上添加如图3所示的第一延迟寄存器A、第二延迟寄存器A、第三延迟寄存器Z)3和第四延迟寄存器A实现对这些处于不同路径上的中间值进行并行运算。步骤4:选择并行运算的各条路径中最长的一条作为关键路径，并在关键路径上添加流水线寄存器。在本实施例中通过在各级提升小波预测、更新步骤之间和系统的输入端添加第一流水线寄存器^、第二流水线寄存器A、第三流水线寄存器尸3、第四流水线寄存器尸4、第五流水线寄存器g和第六流水线寄存器g实现三级流水线结构，如图3所示，以实现流水线结构设计，进一步提高系统的并行性。步骤5:对于两级提升小波的流水线结构，在系统和第一级提升运算中的乘法器输入端添加选择器，将经过第一级提升小波的中间值返回到输入端，通过选择器交替选择不同提升级的中间值，将结果存储在添加的寄存器中。在设计中，通过在系统的输入端添加第一选择器5;和第二选择器&，选择输入到系统初始值或者是经过第一级提升运算返回的值，在第一级提升运算的两个乘法器输入端分别添加选择器第三选择器&和第四选择器&，分别用于选择第一级和第二级的提升小波系数，如图3所示。用这种方法设计的提升小波的流水线结构可以省去原来第二级提升运算所需的硬件结构，降低了硬件资源消耗，提高了资源利用率。所述的乘法器用移位寄存器和加法器实现。这里以9/7提升小波中的系数"为例，介绍用移位寄存器和加法器代替乘法操作的具体方法和过程。该小波系数a的二进制形式为a=(—1.586134342、。=(-1.1001011000001)2，当一个中间值iV与其相乘时，由于a是负数，因此先取W的补码^，贝IJ:xW=^+^》l+^4+^6+^7+^13.(5)进一步提取表达式(5)中的最小公因子，则有axTV=(]^+^〉〉6)+(^+^》6):7+(^+》;》3):l.。步骤6:对经过以上步骤得到的小波变换的高频和低频两个输出，通过第五选择器&交替选择该高频和低频的输出，完成并串转换功能，并且通过第六选择器&选择归一化系数1/尺或者尺实现高频或者低频输出的归一化，最终得到x(/)的小波变换:K0，如图4所示。参照图3，用本发明方法设计的小波主变换模块的工作原理如下A.5/3小波的工作过程由于5/3小波只包含一级提升运算，因此第五流水线寄存器g和第六流水线寄存器尸6输出的数据不需要返回到输入端，同时为了确保正确的提升过程，需要旁通掉第三延迟寄存器A和第四延迟寄存器A，小波系数通过第三和第四选择器选择5/3小波的系数。具体工作过程为串并转换后的奇序列和偶序列作为小波主变换的输入，此时偶数点先与选定的5/3滤波器系数相乘即用移位加实现，再与奇数点相加存储在第一延迟寄存器D,中。下一个偶数点输入时，仍然先与5/3滤波器系数相乘，再分别和此时输入的奇数点以及第一延迟寄存器Z),中存储的中间值相加，并分别输入到第一延迟寄存器D,和第三流水线寄存器S，此时尸3中的值就是对上一个奇数点预测后的值，第四流水线寄存器尸4中存储的就是原始的偶数点。后续的处理类似于上述过程，只不过是用第三流水线寄存器g中预测后的奇数点来更新第四流水线寄存器s中原始的偶数点。预测更新完成后，经过选择器实现高频和低频输出的并串转换，最后经过选择器选择归一化系数l/《或者《与串行输出相乘，实现高频或者低频输出的归一化操作。B.9/7小波的工作过程由于9/7小波变换过程包括两级提升运算，一级提升运算完成之后，第五流水线寄存器户5和第六流水线寄存器尸6输出的数据要分别返回到寄存器^和尸2做第二级提升运算，之后通过选择器选择9/7小波的相应系数，使第一级提升和第二级提升运算交替进行。与5/3小波运算过程类似，串并转换后的奇序列和偶序列作为小波主变换的输入，此时第二流水线寄存器尸2输出的偶数点先与选择器选取的9〃小波系数"相乘即用移位加实现，再分别与第一流水线寄存器^输出的奇数点以及第三延迟寄存器A输出的中间值相加，分别存储在第一延迟寄存器A和第三流水线寄存器g中，该尸3中存储的值就是某一奇数点经过一级提升运算后的值。此时输入端通过第一选择器s;和第二&选择从第五流水线寄存器g和第六流水线寄存器^返回的第一级提升运算后的值到第一流水线寄存器《和第二流水线寄存器尸2。下一时刻，该^输出的从第六流水线寄存器A返回的第一级提升运算后的值与通过第三选择器&选取的9/7小波系数y相乘，再分别与第一流水线寄存器尸,中输出的值以及第三延迟寄存器A中输出的上一时刻依照返回值计算所得的中间值相加，分别输出到第一延迟寄存器A和第三流水线寄存器尸3，此时该^中的值就是对某一个奇数点的预测，第四流水线寄存器户4中存储的就是与之对应的一级提升运算之后的偶数点。后续的处理类似于上述过程。假设小波主变换的输入为《和《，9〃小波变换的具体工作过程如表1所示。其中《-Aw，《和W表示/级提升的结果。两级提升完成后，经过第五选择器&实现高频和低频输出的并串转换，最后经过第六选择器&选择归一化系数l/《或者《与串行输出相乘，实现高频或者输出的归一化操作。表lCDF-9/7小波工作模式下的数据流(x表示无效数据)<table>tableseeoriginaldocumentpage10</column></row><table>本发明的效果可以通过与现有小波变换结构进行对比进一步说明从图3可以看出，本发明方法设计的结构仅仅需要3个乘法器，4个加法器，4个延迟寄存器以及6个流水线寄存器。该结构与
背景技术：
中提出的结构进行性能比较，结果如表2所示。表2本实施例结构与其它结构的性能比较(以CDF-9/7小波为例)<table>tableseeoriginaldocumentpage10</column></row><table>从表2中可以看出，本实施例中的结构占有最少的算术资源，即由乘法器和加法器的数目决定，并且关键路径延时仅为7;+7;,其中7;为乘法器延迟，z;为加法器延时，虽然该关键路径延时比已有的Jou+全级流水线、Huang+5级流水线以及Wu的结构长7;，但是本发明提出的结构仅仅需要IO个寄存器，优于这三种结构。此外，本发明的结构具有设计简单、易于扩展的优点，适合于VLSI设计实现。权利要求1.一种提升小波变换的VLSI结构设计方法，包括如下步骤(1)改变提升小波算法的运算顺序，使得一些中间值的计算处于不同的路径；(2)通过延时寄存器，对处于不同路径上的中间值进行并行运算；(3)选择不同路径中最长的路径作为关键路径，并在该关键路径上添加流水线寄存器；(4)对于多级流水线结构，在系统和乘法器的输入端添加选择器，将经过第一级提升小波的中间值返回到输入端，通过选择器交替选择不同提升级的中间值，将结果存储在添加的寄存器中。2.如权利要求1所述的方法，其中步骤(1)所述的改变提升小波算法运算顺序，按照以下方式进行的将第一级提升小波算法改为-《",0+xOf+《=W0+ax《)+x《p将第二级提升小波算法改为fif,2^)+;rx(sX):^c/,2=(《十;kx一)+;kx《1,s,2=^+<x(《+《2)=>a',2=+5x《2—J+^xfi;2.其中常数"为第一级提升小波的预测因子，/为第一级提升小波的更新因子，y为第二级提升小波的预测因子，^为第二级提升小波的更新因子，",°=A+1，x,是系统的输入'^^表示输入中奇数序列的值，^2表示输入中偶数序列的值，《表示/级提升的高频输出，^表示/级提升的低频输出。3.如权利要求l所述的方法，其中步骤(3)所述的在该关键路径上添加流水线寄存器，是在改变运算顺序后的各级提升小波之间和系统输入端添加。4.如权利要求2所述的方法，其中各级提升算法中的乘法操作通过移位寄存器和加法器实现。5.如权利耍求4所述的方法，其中所述的通过移位寄存器和加法器实现乘法的操作，按如下步骤进行1)将提升小波系数量化为二进制形式；2)通过对所述中间值的移位实现二进制形式的小波系数与该实数相乘，即分别将实数的整数部分左移和实数的小数部分右移/位后相加，其中/是二进制中为1的位置；3)提取相加后表达式中的最小公因子，将提取最小公因子后的表达式再次相加。全文摘要本发明公开了一种提升小波变换的超大规模集成电路VLSI结构设计方法，主要解决现有技术中关键路径延时长以及硬件消耗高的问题。其设计过程是改变提升小波算法的运算顺序，使得一些中间值的计算处于不同的路径；通过延时寄存器，对处于不同路径上的中间值进行并行运算；选择不同路径中最长的路径作为关键路径，并在该关键路径上添加流水线寄存器；对于多级流水线结构，在系统和乘法器的输入端添加选择器，将经过第一级提升小波的中间值返回到输入端，通过选择器交替选择不同提升级的中间值，将结果存储在添加的寄存器中。本发明有效的降低了系统关键路径延时减少了硬件资源开销，可使硬件的利用率能够达到100％，适合于VLSI的设计实现。文档编号G06F17/50GK101430737SQ20081023234公开日2009年5月13日申请日期2008年11月19日优先权日2008年11月19日发明者刘伟峰,犁张,甫李,石光明申请人:西安电子科技大学