专利名称：在电子计算器系统中用于广播系统管理中断至其它处理器之机制的制作方法
技术领域：
本发明系关于多重处理器(multi-processor)之电子计算器系统，且详言之，系 关于系统管理的中断处理(interrupt handling)。
背景技术：
许多处理器皆包括系统管理模式(system management mode ；简称S匪)以 允许该处理器操作在交替的环境中，例如可使用于监视器、管理系统资源、能源利用、 以及运转某些系统层级码(system level code) 0典型的该SMM可进入系统管理中断 (system management interrupt ；简称SMI)。该SMM可包括用以处理该中断的SMI处 置器(handler)。很多常见的处理器包括实体的SMI封装接脚，以当该接脚施加适当的 电压时，可驱动该处理器进入SMM模式。此外，有一些诸如处理器散热通知(thermal notification)的内部SMI来源，可使该处理器进入SMM。一般而言，当处理器进入SMM时，该当前的处理器状态将储存于存储器之特定区 域，该存储器通常被称作为系统管理随机存取存储器(system management random access memory ；简称SMRAM)。当该SMI处置器完成该中断服务时，该SMI处置器将典型地呼叫一恢 复(RSM)指令，以将该储存状态重新加载并退出SMM。在单一处理器系统中，此配置系有良 好的工作效能。然而，在多重处理器(multiprocessor)系统的配置中，当一个处理器进入 SMM时，将会有系统资源被假定在此处理器的控制之下，使在系统中之其它处理器在现实中 仍可存取以及修改那些相同的系统资源。此情况将在多重处理器的环境中产生问题。
发明内容
本发明系揭露一种在电子计算器系统中用于广播系统管理中断信息至其它处理 器之机制之各种实施例。在一个实施例中，该电子计算器系统包括系统存储器、多个处理 器内核，其耦接至该系统存储器、以及输入/输出(1/0)集线器(hub)，可与每一个处理器 进行通讯。响应侦测内部系统管理中断(SMI)的发生，每一个处理器内核可将对应于内部 SMI来源之诸如位向量之信息储存至在系统存储器中系统管理模式(SMM)的储存状态。响 应侦测内部的SMI，每一个处理器内核还可启动1/0循环至该1/0集线器内的预定端口地 址。响应接收1/0循环，该1/0集线器可广播SMI消息至每一个该多个处理器内核。响应 接收该广播SMI消息，每一个处理器内核还可将各自内部SMI来源信息储存至在系统存储 器中的该SMM模式的储存状态。在一特定的实作中，将该多个处理器内核所选择的其中之一者，以从该系统存储 器中读取所有该处理器内核的该SMM的储存状态，以判定该内部SMI发生的处理器内核。此 外，在该所选择的处理器内核内的SMI处置器可服务在该内部SMI内发生的该处理器内核 的该内部SMI。
图1为电子计算器系统之一个实施例之方块图，该电子计算器系统包括多重内核 处理节点及用于广播系统管理中断的机制；图2为描述图1之电子计算器系统之实施例操作之流程图；以及图3为电子计算器系统之另一实施例之方块图，该电子计算器系统包括用于广播 系统管理中断的机制。虽然本发明可容易作各种之修饰和替代形式，但是在此系由图式中之范例显示及 详细说明本发明之特定实施例。然而，应了解到的是，此处特定实施例之图式及详细说明并 不用来限制本发明为所揭露之特定形式，相对的，本发明系通过附加之申请专利范围界定 落在本发明的精神及范围内之所有修改、等效形式、及变化形式。应注意的是，本申请案中 使用「可以」这个术语，其意味允许(如有可能、能够之意)，而非意味强制(如必须之意)。
具体实施例方式请参阅图1，系显示电子计算器系统10之一个实施例之方块图。在图标实施例中， 该电子计算器系统10包含处理节点12，该节点12耦接至存储器14和输入/输出(I/O)集 线器(hub) 13A及13B。该节点12包含被耦接至节点控制器20的处理器内核15A及15B， 该节点控制器20还耦接至存储器控制器22 ；多个HyperTransp0rtTM(HT)接口电路24A至 24C ；以及第三层(L3)共享高速缓存60。该HT电路24C被耦接至该I/O集线器16A，该I/ 0集线器16A以菊链式(daisy-chain)的组构中(在本实施例中，使用HT接口)被耦接至 该I/O集线器16B。其余之HT接口电路24A及24B可经由其它HT接口(在图1中未显示) 被连接至其它类似的处理节点(在图1中未显示)。该存储器控制器22被耦接至该存储器 14。在一个实施例中，节点12可为包括显示在图1中之该电路之单一集成电路芯片。也就 是，节点12可为芯片多重处理器(chipmultiprocessor ；简称CMP)。任何程度的整合或分 立式组件都可以使用。应注意的是，处理节点12可包含各种其它为了要简化说明而省略的 电路。在不同的实施例中，节点控制器20可包含各种互连电路(未图标)，用以将处理器 内核15A及15B彼此互连或连接至其它节点及存储器。节点控制器20也可包含用以选择 及控制不同节点属性的功能，例如该属性包括该节点的最大及最小操作频率、以及节点的 最大及最小电源供应电压。该节点控制器20 —般可被配置成在处理器内核15A至15B、该 存储器控制器22、以及该HT电路24A至24C间传送通讯，其依通讯的类型及在通讯中地址 等而定。在一个实施例中，该节点控制器20可包含系统请求队列(system request queue, 简称SRQ)(未图示)，以通过该节点控制器20写入接收到的通讯。该节点控制器20可由 SRQ传送至该处理器内核15A至15B、该HT电路24A至24C、及该存储器控制器22等一个或 多个目的地的通讯进行排程。一般而言，处理器内核15A至15B可使用对该节点控制器20的接口来和电子计算 器系统10的其它组件(例如1/0集线器16A至16B、其它处理器内核(未图标)、该存储 器控制器22等)通讯。该接口可设计成任何想要的型式。在某些实施例中，可针对该接口 定义快取一致性的通讯(cache coherent communication)。在一个实施例中，该节点控制 器20和该处理器内核15A至15B间之接口可使用类似于该HT接口所用封包的形式来通讯。在其它的实施例中，可使用任何其它想要的通讯(例如总线接口的交易或不同形式的 封包等)。在其它实施例中，处理器内核15A至15B可与该节点控制器20共享接口(例如 共享总线接口)。一般而言，来自处理器内核15A至15B的通讯可包括诸如读取操作(读取 存储器位置或外部缓存器至处理器内核)及写入操作(写至存储器位置或外部缓存器)、对 探询(probe)响应(针对快取一致性的实施例)、中断确认、及系统管理消息等之要求。该HT电路24A至24C可包括各种缓冲器及控制电路，用以接收来自HT连结(link) 的封包及传送封包给HT连结。该HT接口包括两个用来传送封包之单向连结。每一个HT 电路24A至24C可耦接至两个如此的连结(一个用来传送而另一个用来接收)。给定之HT 接口可以快取一致性形式操作(例如在处理节点间)或以非一致性形式操作(例如至/从 I/O集线器16A至16B)。在图标实施例中，该HT电路24A至24B未使用，而HT电路24C系 经由非一致性连结33而耦接至该I/O集线器16A。同样的，I/O集线器16A也经由非一致 性连结34而耦接至I/O集线器16B。该I/O集线器16A至16B可包括任何形式之桥接(bridge)及/或周边装置。例 如，该I/O集线器16A至16B可被实现为可在HT封包内仅通过而到下一个I/O集线器的I/ 0通道(funnel)。此外，该I/O集线器可包含桥接接口至其它形式的总线及/或周边装置。 举例而言，在该图示实施例中，I/O集线器16A作为信道功能时，该I/O集线器16B则作为桥 接以及经由总线32(诸如LPC总线)被耦接至基本输入输出系统(BIOS)。再者，在某些实 施例中，该I/O集线器16A至16B可包括用来耦合至另一电子计算器系统以进行通讯之装 置(例如网络适配卡、功能类似网络适配卡但被整合至电子计算器系统之主电路板的电 路、调制解调器)。此外，该I/O集线器16A至16B可包括视讯加速器、音讯卡、软盘、硬盘、 或磁盘控制器、小型电子计算器系统接口(SmallComputer System Interface ；简称SCSI) 转接器及电话卡、声卡、及诸如GPIB或现场总线适配卡之类的各种数据撷取卡。应注意的 是，“周边装置”意指包含各种输入/输出(I/O)装置。一般而言，处理器内核15A至15B可包括设计为执行指令之电路，且该等指令系 定义于给定之指令集架构。也就是说，处理器内核电路可配置成对被定义在该指令集架构 中之指令结果进行提取(fetch)、译码、执行、及储存。举例而言，在一个实施例中，处理器 内核15A至15B可实作x86架构。处理器内核15A至15B可包含任何想要的组构，包括超 管线式(superpipelined)、超纯量(superscalar)、或其组合。其它组构可包括纯量、管线 式、非管线式等。不同的实施例可以采用非依序预测式执行(out of order speculative execution)或依序执行。处理器内核可包括依据一个或多个指令或其它功能的微码， 以及和上述构造的组合。实施例可实作各种其它设计特征，诸如，快取、转换后备缓冲器 (translation lookaside buffer ；简称TLB)等。因此，在本图示实施例中，每一个处理器 内核15A和15B各自包含机器(machine)或特定模型缓存器(Model Specific Register ； 简称MSR)16A和16B。该MSR16A和16B可在开机启动期间被加载程序。在一个实施例中， 该MSR16A和16B以端口地址值被加载程序。如以下更多的详述中，响应给定的处理器内核 15侦测内部系统管理中断(SMI)，该处理器内核15可启动1/0循环(依据该实作读取或写 入)至该1/0集线器13A的MSR16内所特定的端口地址。在该图示实施例中，每一个处理器内核15A和15B也各自包含被指定的SMI来源 位向量17A及17B。每一个SMI来源位向量(bitvector) 17包含数个位而每一个位对应内部SMI来源。在一个实施例中，该SMI来源位向量可为软件结构。在其它实施例中，他们可 被实作为硬件缓存器、或任何组合。再如下述，响应给定的处理器内核15所侦测内部系统 管理中断(SMI)，该处理器内核15可宣告(assert)该位对应于该SMI所产生的该来源。应注意的是，虽然本实施例使用HT接口进行节点间及节点和周边装置间之通讯， 但其它实施例可使用任何想要的一个或多个接口进行任意的通讯。举例而言，可使用其它 以封包为基础的接口、可使用总线接口、也可使用不同的标准周边接口(例如周边组件互 连(PeripheralComponent Interconnect ；简称PCI)、PCI 快速标准(PCI express)等)等。如上述所揭示，该存储器14可包含任何适合的存储器装置。举例而言，存储器 14 可包括在诸如 RAMBUS DRAM (RDRAM)、同步式(synchronous) DRAM (SDRAM)、双数据速率 (double data rate ；简称DDR) SDRAM之动态RAM (DRAM)家族之一个或多个随机存取存储器 (RAM)。交替地，存储器14可被实现于使用静态RAM等。该存储器控制器22可包括用以介 接(interface)该存储器14之控制电路。此外，该存储器控制器22可包括要求队列，用以 伫放存储器要求等。如以下所详述，响应来自存储器内核(例如15A)的请求，存储器控制 器22可被配置至来自该存储器14的请求数据。此外，该存储器14不但可通过提供该请求 数据区块，也可通过提供未请求的额外数据区块，以响应如此的请求。因此，存储器控制器 22可选择性地储存该额外的数据区块至该L3缓存60内。应注意的是，当在图1中所示的该电子计算器系统10包含一个处理节点12时，其 它诸如图3中所示的实施例可实作任何数目的处理节点。类似地，在各种实施例中，诸如节 点12的处理节点可包含任何数目的处理器内核。该电子计算器系统10之各种实施例也可 于每个节点12中包含不同数目的HT接口，以及不同数目的周边装置16耦接至该节点等。图2的流程图用来说明在图1中之实施例所显示的操作。同时参考图1及图2， 在电源在重设(reset)、或系统开机启动期间，该BIOS码将在该处理器内核之其中一个之 中开始执行。典型地，该内核中的其中一个是通过BIOS(例如开机型处理器(Boot Strap Processor ；简称BSP))而被指定。在一个实施例中，该BIOS码程序以该1/0集线器16A之 预定的端口地址编程该MSR 16A及16B (区块205)。 在系统操作期间，若诸如处理器内核15A的处理器内核，例如侦测内部SMI (区块 210)，处理器内核设定对应在SMI来源位向量17A之位(区块215)。处理器内核15A启动 1/0循环至该1/0集线器13A的MSR16A内所特定的端口地址(区块220)。在一个实作中， 该1/0循环可为写入交易。在其它的实作中，该1/0循环可为读取交易。无论是上述何种 情况，1/0集线器13A辨识1/0循环至如自处理器内核之其中一个的SMI消息的端口地址。响应在端口地址上所接收的交易，1/0集线器13A广播SMI消息至在该系统中的所 有处理器内核(区块225)。在该例示实施例中，处理器内核15A和15B两者皆可接收该广 播消息。当每一个处理器内核15接收该广播消息时，此内核将进入该系统管理模式(SMM)。 在一个实施例中，每一个处理器内核15储存该SMI来源位向量17至在该存储器14沿着任 何其它SMM储存状态信息之该SMM储存状态中的预定位置(区块230)。举例而言，该处理 器内核15B首先可接收该SMI广播消息并可储存该SMM储存状态至存储器14，接着通过处 理器内核15A储存其SMM储存状态信息至该存储器14。在一个实施例中，一旦处理器内核 进入该SMM，该处理器内核可在存储器14内设定旗标，以指示处理器内核已进入该SMM。典型的处理器内核被实作在包含SMI处置器的该x86架构。在一个实施例中，该BSP(在本范例中，处理器内核15B即是该BSP)SMI处置器执行读取交易至存储器14，以读 取在系统中之每一个处理器内核的该SMM储存状态信息(区块235)。该BSP SMI处置器通 过读取该SMI来源位向量17判定具有SMI的处理器内核以及该SMI的来源为何。该SMI 处置器服务该SMI,即使该SMI在另一处理器内核中产生(区块240)。当该SMI处置器完 成服务该SMI后，该SMI处置器将会宣告完成旗标(区块245)。在一个实施例中，该SMI完 成旗标在SMM模式时，可为各该处理器内核监视器的预定存储器位置。在一个实施例中，当 每一个处理器内核15(在本范例中为处理器内核15A)判定该旗标目前指示该SMI处置器 已完成时，该处理器内核15A将发生恢复(RSM)指令以离开该SMM(区块250)。以上所揭示的实施例包含单一多重内核处理器节点。在图3中，电子计算器系统 300的另一实施例系显示包含多重处理节点。参见图3，电子计算器系统300包含数个被指 定相互耦接的处理节点312A、312B、312C、和312D。每一个处理节点经由包含于各个各自处 理节点312A至312D内的存储器控制器322A至322D耦接至各自的存储器314A至314D。 此外，处理节点312D被耦接至I/O集线器313A，I/O集线器313A耦接至I/O集线器313B， I/O集线器313B接着耦接至BI0S331。所显示之处理节点312A至312D包含被使用在该处理节点312A至312D之间通讯 的接口逻辑。举例而言，处理节点312A包含用以与处理节点312B通讯的接口逻辑318A、用 以与处理节点312C通讯的接口逻辑318B、以及用以与处理节点312B (未图标)通讯的第三 接口逻辑318C。相似地，处理节点312B包含接口逻辑318D、318E、和318F ；处理节点312C 包含接口逻辑318G、318H、和3181 ；以及处理节点312D包含接口逻辑318J、318K、和318L。 处理节点312D经由接口逻辑318L被耦接至与多个输入/输出装置(例如以菊链式配置 之集线器313A至313B)。应注意的是，在某些实施例中，接口逻辑318L若已耦接至I/O集 线器313B，则可参考视为主机桥接器。其它的处理节点也可以类似的方式与其它I/O装置 通讯。类似于图1的处理节点12，处理节点312A至312D也可实作数个用于处理节点互 相通讯(inter-processing node communication)之以封包为基础的连结。在本实施例 中，每一个连结被实作如单向线式的集合(set)(例如线路324A用于从处理节点312A传 送封包至处理节点312B以及线路324B用于从处理节点312B传送封包至处理节点312A)。 使用其它线路324C至324H的集合传输封包在其它处理节点之间被揭示在图3中。一般而 言，每一个线路324的集合可包含一个或多个数据线、一个或多个相对于该数据线之频率 线、及一个或多个指示封包传递类型之控制线。在一个实施例中，该连结可以快取一致性的 形式来操作处理节点间的通讯。该处理节点312也可以非一致性的形式在处理节点与I/O 装置间操作一个或多个连结的通讯(或总线桥接至传统构造的I/O总线，诸如周边组件互 连(PCI)总线或工业标准架构(IndustryStandard Architecture ；简称ISA)总线)。再 者，一个或多个连结可显示使用在I/O装置间的菊链接构而以非一致性的形式操作。例如， 连结333和334包含有线路333A和333B、及334A和334B的集合而可以非一致性的形式操 作。应注意的是，封包可自一个处理节点通过一个或多个中间节点而传送至另外一个处理 节点。例如，如图3所示，封包通过处理节点312A可通过处理节点312B或处理节点312C 而传送至处理节点312D。任何适用的路由(routing)算法可被使用。电子计算器系统300 的其它实施例可包含相较于在图3中所显示的该实施例更多或更少之处理节点。
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一般而言，该封包可在节点间之该等线路324传送如一个或多个位时间。位时间 可为在相对频率在线之上缘或下缘(rising or falling edge)频率讯号。该封包可包含 用来启动交易的命令封包、用来维持快取一致性的探询封包、以及回应该探询和命令之回 应封包。除了存储器控制器和接口逻辑以外，处理节点312A至312D可包含一个或多个处 理器内核。大致上来说，处理节点包括至少一个处理器内核及可选择地包含存储器控制器， 用以与存储器或其它想要的逻辑通讯。更特别地是，如图1中所示，每一个处理节点312A 至312D可包括一个或多个处理器节点12的复制(copy)。一个或多个处理器可包括在该处 理节点中或形成该处理节点的芯片多重内核处理(chipmultiprocessor ；简称CMP)或芯片 多执行绪处理(chip multithreaded;简称CMT)集成电路、或该处理节点可包括任何其它 想要的内部结构。存储器314A至314D可包括任何适合的存储器装置。举例而言，存储器314A至 314D可包括一个或多个RAMBUS DRAM(RDRAM)、同步式DRAM(SDRAM)、双数据速率(DDR) SDRAM、静态RAM等。该电子计算器系统300的地址空间在存储器314A至314D间被分割。 每一个处理节点312A至312D可包含存储器映像图(memory map)，该存储器映像图被用来 判定那些地址被映像至那些该些存储器314A至314D，以及因此判定特别地址之存储器请 求(memory request)应于被传送至那个处理节点312A至312D。在一个实施例中，该电子 计算器系统300内之地址的一致性点(coherency point)系为被耦接该存储器之存储器控 制器322A至322D，其中，该存储器系储存该地址所对应之字节。换言之，该存储器控制器 322A至322D负责确保每一个存储器至该对应的存储器314A至314D的存取皆以快取一致 性的方式发生。存储器控制器322A至322D可包括用以与存储器314A至314D介接的控制 电路。此外，存储器控制器322A至322D可包含用以队列存储器请求之请求队列。一般而言，接口逻辑318A至318L可包括各种缓冲器，该等缓冲器用以从该联机接 收封包以及用以缓冲将被传送于该联机上的封包。电子计算器系统300可采用任何用于传 送封包的流量控制机制(flowcontrol mechanism)。举例而言，在一个实施例中，每一个接 口逻辑318储存该接收器内之每一种缓冲器型式的数目之计数，该接收器系在该联机上之 该接口逻辑所连接之另一端处。除非该接收接口逻辑已具有闲置的缓冲器以储存封包，否 则该接口逻辑将不会传送该封包。当接收缓冲器通过将封包向前传送而闲置时，该接收接 口逻辑将消息传送给该发送接口逻辑(sending interface logic)，以指示该缓冲器已经 是闲置的。此种机制可被称为“以优惠券为基础(coupon-based)”的系统。 1/0集线器313A至313B可为任何适用的1/0装置。举例而言，1/0集线器313A至 313B可包含用来与另一电子计算器系统通讯之装置(例如，网络适配卡或调制解调器)，该 电子计算器系统可与该装置耦接。此外，1/0集线器313A至313B可包含视讯加速器、音讯 卡、硬盘或软盘或驱动控制器、小型计算机系统接口(Small Computer SystemsInterface ； 简称SCSI)转接器及通话卡、声卡、以及各种数据采集卡(诸如，通用接口总线(GPIB)或现 场总线适配卡)。再者，被实作为卡的任何1/0装置也可被实作为该系统300之主电路板上 的电路及/或在处理节点上所执行的软件。应注意的是，术语“1/0装置”与术语“周边装 置”于此系视为同义(synonymous)。 应注意的是，在图3中的每一个处理节点312A至312D可包含图1的该处理节点
912的机能。就这点而论，响应给定的处理器内核内之内部SMI，此处理器内核可执行与图1 中所显示之该处理器内核的类似功能。同样地，图3的I/O集线器313A可包含图1的I/O 集线器13A的机能。因此，如以上所描述的响应经由预定端口地址接收之I/O循环，I/O集 线器313A可广播SMI消息至电子计算器系统300内之所有处理节点的所有处理器内核。虽然上述实施例已详细描述，但对于本领域熟习技术者一旦完全理解上述揭露内 容后，许多的变化及修改将变得明显。接下来的申请专利范围打算以涵盖所有此种变化与 修改之方式来加以解释。产业利用件本发明一般可应用于微处理器。
权利要求
一种电子计算器系统(10)，包括系统存储器(14)；多个处理器内核(15A、15B)，其耦接至该系统存储器，其中，响应侦测到内部系统管理中断(SMI)的发生，每一个该处理器内核配置为将与该内部系统管理中断的来源相对应的信息储存至该系统存储器中的系统管理模式(SMM)储存状态；输入/输出(I/O)集线器(13A)，配置为与每一个该处理器内核进行通讯；其中，响应侦测到该内部系统管理中断，每一个处理器内核还配置为对该输入/输出集线器内的预定端口地址启动输入/输出循环；其中，响应接收到该输入/输出循环，该输入/输出集线器配置为广播系统管理中断消息至该多个处理器内核中的每一个处理器内核；其中，响应接收到该广播系统管理中断消息，每一个该处理器内核还配置为将各自的内部系统管理中断来源信息储存至该系统存储器中的系统管理模式储存状态。
2.如权利要求1所述的电子计算器系统，其中，在该多个处理器内核中一个所选择的 处理器内核配置为从该系统存储器中读取所有该处理器内核的该系统管理模式储存状态， 以判定发生该内部系统管理中断的处理器内核。
3.如前述权利要求中任何一项所述的电子计算器系统，其中，该所选择的处理器内核 内的系统管理中断处置器配置为对发生该内部系统管理中断的该处理器内核的该内部系 统管理中断进行服务。
4.如前述权利要求中任何一项所述的电子计算器系统，其中，通过基本输入输出系 统而在开机过程期间，将该预定端口地址编程至每一个该处理器内核的特定模型缓存器 (16A)。
5.如权利要求1所述的电子计算器系统，其中，与该内部系统管理中断的来源相对应 的该信息包括位向量(17A)，该位向量具有多个位，每一个位与内部系统管理中断的各自的 来源相对应。
6.一种方法，包括多个处理器内核中的处理器内核(15A、15B)侦测内部系统管理中断(SMI)的发生； 响应侦测到该内部系统管理中断的发生，该处理器内核将与该内部系统管理中断的来 源相对应的信息储存至在系统存储器(14)中的系统管理模式(SMM)储存状态；响应侦测到该内部系统管理中断，该处理器内核对输入/输出集线器(13A)内的预定 端口地址启动输入/输出循环，该输入/输出集线器与该多个处理器内核的每一个处理器 内核进行通讯；响应接收该输入/输出循环，该输入/输出集线器广播系统管理中断消息至该多个处 理器内核中的每一个处理器内核；其中，响应该多个处理器内核中的每一个处理器内核接收到该广播系统管理中断消 息，该多个处理器内核的每一个处理器内核将各自的内部系统管理中断来源信息储存至该 系统存储器中的系统管理模式储存状态。
7.如权利要求6所述的方法，还包括在多个该处理器内核中一个所选择的处理器内核 从该系统存储器中读取所有该处理器内核的该系统管理模式储存状态，以及判定发生该内 部系统管理中断的处理器内核。
8.如前述权利要求中任何一项所述的方法，还包括该所选择的处理器内核内的系统管 理中断处置器对发生该内部系统管理中断的该处理器内核的该内部系统管理中断进行服 务。
9.如前述权利要求中任何一项所述的方法，还包括在开机过程期间，基本输入输出系 统将该预定端口地址编程至每一个该处理器内核的特定模型缓存器(16A、16B)。
10.如权利要求6所述的方法，其中，与该内部系统管理中断的来源相对应的该信息包 括位向量(17A、17B)，该位向量具有多个位，每一个位与内部系统管理中断的各自的来源相 对应。
全文摘要
本发明包含一种电子计算器系统(10)，其包含系统存储器(14)、多个处理器内核(15A、15B)、以及输入/输出(I/O)集线器(13A)，可与每一个该处理器内核进行通讯。响应侦测内部系统管理中断(SMI)的发生，每一个该处理器内核可将对应该内部SMI的来源的信息储存至该系统存储器中的系统管理模式(SMM)储存状态。响应侦测该内部SMI，每一个处理器内核还可以启动I/O循环至该I/O集线器内的预定端口地址。响应接收该I/O循环，该I/O集线器可广播系统管理中断消息至该处理器内核中的每一个处理器内核。响应接收该广播SMI消息，每一个该处理器内核还可以将各自的内部SMI来源的信息储存至该系统存储器中的SMM储存状态。
文档编号G06F13/24GK101939732SQ200880101438
公开日2011年1月5日 申请日期2008年7月28日 优先权日2007年8月1日
发明者J·伊利克, M·T·克拉克 申请人:先进微装置公司