一种基于Wishbone总线的图像处理IP核的制作方法

专利名称：一种基于Wishbone总线的图像处理IP核的制作方法
技术领域：
本发明是一种基于Wishbone总线的图像处理IP核，涉及IP核设计 和数字图像处理等领域。
背景技术：
数字图像处理技术是20世纪60年代产生、发展和不断成熟起来的一 个新兴技术领域。进入21世纪，随着计算机技术的迅猛发展和相关理论 的不断完善，数字图像处理技术在航空航天、工业生产、医疗诊断、资源 环境、气象及交通监测、文化教育等领域有着广泛的应用，创造了巨额社 会价值。
但是传统的图像处理器由于受时钟和内部结构限制，处理速度较慢， 即使采用专用的图像处理芯片提升了处理速度，但又由于其不可编程，从 而产品开发人员就不能很容易地修改固定功能硬件，使其支持新标准或者 不同的功能，缺乏灵活性。其次，传统的图像处理器功能单一， 一般主要 针对专门领域实现特定处理功能，通用性差。另外，传统的图像处理器开 发周期长、设备升级速度慢、成本高、性价比相对较低。

发明内容
针对传统的图像处理芯片的各种不足和缺点，本发明提供一种功能 强、结构简单、并且扩展性能好、兼容性好的基于Wishbone总线的图像 处理IP核。
为解决上述技术问题，本发明提供的技术方案是 一种基于Wishbone 总线的图像处理IP核，它主要包括主控制器接口模块、SDRAM控制模块、 命令解释模块、显示控制模块和总线仲裁模块；所述的各模块都通过 Wishbone接口，采用共享总线的互联方式，实现各模块的连接及数据的交 换。所述的主控制器接口模块、SDRAM控制模块、命令解释模块、显示控 制模块均带有Wishbone总线接口，以Wishbone规范中的共享总线方式连 接，它们在争夺总线使用权对都必须向总线仲裁模块提出申请。所述的总 线仲裁模块对主控制器接口模块、SDRAM控制模块、命令解释模块和显示 控制模块的总线请求进行排序、分配总线使用权、解决总线主设备对资源的竞争冲突问题、实现片上IP核的互连。所述的Wishbone总线就是共享 总线及十字交叉方式的互联总线。
所述的主控制器接口模块主要完成外部主控制器与IP核的数据通信， 其通信方式有异步握手方式和DMA方式。该模块内部包括配置寄存器、命 令寄存器和数据寄存器3类寄存器。其中配置寄存器用于存储配置信息以 完成SDRAM控制模块、命令解释模块和显示控制模块中的参数设置；命令 寄存器用于存储图像处理命令以便存储到SDRAM或给外部主控制器读取； 数据寄存器用于存储一次传输的图像数据以便存储到SDRAM或给外部主控 制器读取。
所述的SDRAM控制模块用于完成对SDRAM的数据存取。该模块内部设 有SDRAM控制器、配置寄存器和SDRAM地址寄存器。其中SDRAM控制器会 根据配置寄存器的值设定SDRAM的参数完成SDRAM的读写、预充电、自刷 新及模式寄存器加载等基本操作并且可以根据其他模块提供的SDRAM地址 及数据完成对SDRAM的访问。
所述的命令解释模块用于完成命令的解释及图像的处理。该模块内部 包括Wishbone Master模块，图像处理器和配置寄存器。其中配置寄存器 用于设置图像处理命令及图像数据存放的基地址，以便Wishbone Master 完成命令及图像的读取；图像处理器负责从命令缓存区读取相关命令并解 释，最后完成所需图像的处理操作；处理完毕后再由Wishbone Master将 图像数据存回SDRAM供显示控制模块读取显示。
所述的显示控制模块用于完成处理后的图像输出。该模块内部有VGA 主设备和配置寄存器组。其中VGA主设备根据从配置寄存器组中获得的行 频、场频等控制参数以及图像数据在SDRAM中存放的基地址，将图像数据 以正确方式传送给DAC处理并转换为模拟信号输出到显示器显示。
所述的SDRAM分为四个区，分别是命令队列区、原始图像存储区和两 个帧缓冲区。
Wishbone总线是由Silicore公司提出，现在被移交给0penCores组 织维护。由于其开放性，现在已有不少用户群体。特别是一些免费的IP 核，大多数都采用Wishbone标准。该总线结构具有公用的接口规范方便 结构化设计，有效地解决了 IP核可移植性、设计复用的问题。
Wishbone总线为半导体内核提供了可配置的互连方式，能够使各种内核互连起来形成片上系统。Wishbone总线具有很强的兼容性，提高了设计 的可重用性Wishbone总线的接口独立于半导体技术，其互连方式既可以 支持FPGA设备，也可以支持ASIC设备；Wishbone总线协议简单、易懂。 Wishbone总线是一种主/从接口架构的总线技术，如果具有有效的仲 裁机制，总线系统可以支持多个主/从接口； Wishbone总线的可配置性主 要体现在支持点到点、共享总线、数据流、交叉开关型的互连方式； Wishbone总线协议既包含了一种容易使用、可靠性高、易测试、所有总线 事务都可以在一个时钟周期内协同的同步传输协议，也包含了标准时钟周 期的异步传输协议；Wishbone总线的同步传输协议可以工作在一个大范围 的时钟频率上。这样Wishbone总线接口既可以与内核时钟周期同步，也 可与不同的目标设备同步，时序都非常简单。此外，此外，当系统包含多 个MASTER接口时，Wishbone总线允许用户自定义总线仲裁方式与算法。 Wishbone总线还具有如下特点 *简单、紧凑的硬件逻辑接口，需要更少的逻辑门； ，支持流行的单字读/写、块读/写、读-修改-写的总线协议； 可调整的总线和操作数位宽；
'支持大端(big endian)和小端(little endian)两种数据表示方法； 握手协议能够控制数据传输速率； 支持单周期数据传输； "从接口的部分地址解码；
*根据系统需要，用户可自定义增加接口信号；
系统包含多个MASTER接口时，用户可以自定义总线仲裁方式与算 法。
IP核技术的出现可以很好解决传统的图像处理器的各种问题，IP核 具有可重用性，使得芯片的开发周期大大地缩短，开发成本降低，而且扩 展性好，功能的拓展方便快捷。
与现有技术相比，本发明是基于Wishbone总线的图像处理IP核，其 主要结构包括主控制器接口模块、SDRAM控制模块、命令解释模块、显示 控制模块和总线仲裁模块五个部分。该IP核采用了 Wishbone总线结构， 各模块采用共享总线的互联方式，实现连接及数据的交换。该IP核专门 应用于图像处理方面，可实现图像的縮放、旋转及Alpha Blending等多种算法，可以根据实际需要将其它图像处理的相关算法以IP核的形式挂 在共享总线上，从而实现结构和功能上的扩展，非常方便实用。


附图1是基于Wishbone总线的图像处理IP核内部结构示意图； 附图2是图像处理系统的示意图； 附图3是图像处理流程示意图。
具体实施例方式
下面结合附图进行详细说明，以便对本发明的技术特征进行更深入的 诠释。
如图1所示， 一种基于Wishbone总线的图像处理IP核，它主要包括 主控制器接口模块、SDRAM控制模块、命令解释模块、显示控制模块和总 线仲裁模块；所述的各模块都通过Wishbone接口，采用共享总线的互联 方式，实现各模块的连接及数据的交换。所述的主控制器接口模块、SDRAM 控制模块、命令解释模块、显示控制模块均带有Wishbone总线接口，以 Wishbone规范中的共享总线方式连接，它们在争夺总线使用权时都必须向 总线仲裁模块提出申请。所述的总线仲裁模块对主控制器接口模块、SDRAM 控制模块、命令解释模块和显示控制模块的总线请求进行排序、分配总线 使用权、解决总线主设备对资源的竞争冲突问题、实现片上IP核的互连。 所述的Wishbone总线就是共享总线及十字交叉方式的互联总线。
1、 主控制器接口模块
主控制器接口模块用于完成外部主控制器与IP核的数据通信，其通 信方式有异步握手方式和DMA方式。该模块内部包括3个寄存器，分别为
配置寄存器、命令寄存器和数据寄存器。其中配置寄存器用于存储配置信 息以完成所述IP核内部SDRAM控制器、VGA控制器及命令解释模块中的参 数设置。命令寄存器组用于缓存从外部主控制器接收到的图像处理命令以 便存储到SDRAM或给主控制器读取。数据寄存器组用于存储从外部主控制 器接收到的一次传输的图像数据以便存储到SDRAM或给主控制器读取。
2、 SDRAM控制模块
SDRAM控制模块用于完成对SDRAM的数据存取。其内部有SDRAM控制 器、配置寄存器、SDRAM地址寄存器。SDRAM控制器会根据配置寄存器的值设定SDRAM的参数，包括CAS延时、突发长度及自刷新间隔等；完成SDRAM 的基本操作，如读写，预充电，自刷新及模式寄存器加载等；根据其他模 块提供的SDRAM地址及数据完成对SDRAM的访问。同时在输入输出时引入 4个FIFO,解决了 SDRAM控制器与Wishbone总线的时钟频率不一致的问 题，保证跨时钟域中数据传输的完整性和正确性。
3、 命令解释模块
命令解释模块主要完成两个任务命令解释及图像处理。它包括1个 Wishbone Master模块，1个图像处理器和1个配置寄存器组。其中配置 寄存器组用于设置图像处理命令及图像数据存放的基地址，这样Wishbone Master就可以完成命令及图像的读取。在读取命令、读取图像和处理后图 像的输出都引入了 FIFO作为缓冲区。此外，Wishbone Master模块还负 责解释图像处理命令。而所有的命令都将被封装为一个命令包，Wishbone Master从SDRAM中获得该命令包后将分析命令包的首16bit，确定需要执 行的处理。命令包余下的部分每16bit代表一个处理命令的具体参数，如 图像的显示位置，大小等，Master模块根据要执行的处理把参数送到图像 处理器中相应的处理核。紧接着，Wishbone Master从SDRAM中读取原始 图像数据到FIFO,然后送至相应的处理单元中进行处理。处理完毕后 Wishbone Master再将图像数据存回SDRAM供显示控制模块读取显示。
4、 显示控制模块
显示控制模块用于完成图像输出。其内部有1个VGA主设备、1个的 配置寄存器组。VGA主设备将从配置寄存器组中获得行频、场频等控制参 数以及图像数据在SDRAM中存放的基地址，这样就可以将图像数据以正确 方式传送给DAC处理并转换为模拟信号输出到显示器显示。
5、 总线仲裁模块
上述提到的主控制器接口模块、命令解释模块和显示控制模块都需要 对SDRAM进行存取操作。由于每个模组都采用了标准的Wishbone接口， 所以每个模组都可以独立的看作为一个IP核。为了解决各个模块对SDRAM 的争用问题，总线仲裁模块将对各模块的请求进行排序，实现片上IP核 的互连。
图2是图像处理平台的系统框图，其中所述的基于Wishbone总线的图 像处理IP核在系统中作为一个协处理器与主控制器共同构建一个图像处理平台。主控制器作为一个数据源，负责传送的命令包和图像数据，而基
于Wishbone总线的图像处理IP核则对命令包进行解释，并执行相应的图 像处理。处理后的图像数据将通过VGA接口输出到一个CRT显示出来。
系统在进行图像处理的过程中，频繁地对SDRAM进行读写，为了有效 地利用SDRAM的空间，同时又不影响到图像处理的过程，SDRAM被分为四 个区，分别是命令队列区、原始图像存储区和两个帧缓冲区。其中命令队 列区用于存储图像处理的相关命令；原始图像存储区用于存储原始的纹理 图像；两个帧缓冲区则是为了保证图像的正常显示与图像的处理两个过程 不相互影响而开辟的两个缓冲区。其中，缓冲区l用于存放当前显示的图 像，称为前景，缓冲区2用于存放处理后(待显示)的图像，称为背景。 另外，在前景和背景的空间在得到翻转命令后，进行互换，从而达到图像 更换的效果。可见这种双缓冲的方法不但提高了图像显示的可靠性，而且 提高了图像处理的有效性。
系统在进行一次图像处理的流程如图3所示，其步骤如下
(步骤301)系统上电，主控制器与基于Wishbone总线的图像处理IP 核完成各自的配置。完成配置后，所述的IP核发出配置完成信号；主控 制器接收到该信号后对所述的IP核复位。
(步骤302)主控制器将对IP核内部模块的配置寄存器进行初始化。
(步骤303)主控制器将待处理图像数据存储到SDRAM。待图像数据传 送完毕，主控制器将图像处理命令存储到SDRAM。
(步骤304)所述的IP核读取SDRAM的图像处理命令和数据，进行命 令解析，并根据命令处理图像数据。
(步骤305)通过VGA接口将处理后的图像送到显示器显示。然后返回 步骤303，继续进行下一次的图像处理。
总之，本领域的技术人员可以对本发明的基于Wishbone总线的图像 处理IP核进行的各种改动和变形而不脱离本发明的精神和范围。这样， 倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围 之内，则本发明也意图包含这些改动和变型在内。
权利要求
1、一种基于Wishbone总线的图像处理IP核，其特征在于它主要包括主控制器接口模块、SDRAM控制模块、命令解释模块、显示控制模块和总线仲裁模块；所述的各模块都通过Wishbone接口，采用共享总线的互联方式，实现各模块的连接及数据的交换。
2、 根据权利要求1所述的基于Wishbone总线的图像处理IP核，其 特征在于所述的主控制器接口模块、SDRAM控制模块、命令解释模块、 显示控制模块均带有Wishbone总线接口，以Wishbone规范中的共享总线 方式连接，它们在争夺总线使用权时都必须向总线仲裁模块提出申请。
3、 根据权利要求2所述的基于Wishbone总线的图像处理IP核，其特征在于所述的总线仲裁模块对主控制器接口模块、SDRAM控制模块、 命令解释模块和显示控制模块的总线请求进行排序、分配总线使用权，解决总线主设备对资源的竞争冲突问题，实现片上IP核的互连。
4、 根据权利要求1-3中任一项所述的基于Wishbone总线的图像处理 IP核，其特征在于所述的主控制器接口模块主要完成外部主控制器与外 部主控制器的数据通信，其通信方式采用异步握手方式或者DMA方式。。
5、 根据权利要求4所述的基于Wishbone总线的图像处理IP核，其 特征在于所述的主控制器接口模块包括配置寄存器、命令寄存器和数据 寄存器；所述的配置寄存器用于存储配置信息以完成SDRAM控制模块、命令解 释模块和显示控制模块中的参数设置；所述命令寄存器用于存储图像处理命令以便存储到SDRAM或给外部主 控制器读取；所述数据寄存器用于存储一次传输的图像数据以便存储到SDRAM或给 外部主控制器读取。
6、 根据权利要求卜3中任一项所述的基于Wishbone总线的图像处理 IP核，其特征在于所述的SDRAM控制模块设有SDRAM控制器、配置寄 存器SLAVE、地址寄存器SDRAM和输入输出缓冲器FIFO;所述的SDRAM控制器控制配置寄存器SLAVE、地址寄存器SDRAM和 FIFO, SDRAM控制器会根据配置寄存器的值设定SDRAM的参数完成SDRAM的读写、预充电、自刷新及模式寄存器FIFO加载操作。
7、 根据权利要求6所述的基于Wishbone总线的图像处理IP核，其 特征在于所述的SDRAM分为命令队列区、原始图像存储区和帧缓冲区。
8、 根据权利要求1-3中任一项所述的基于Wishbone总线的图像处理 IP核，其特征在于所述的命令解释模块设有Wishbone Master模块、图 像处理器和配置寄存器；所述配置寄存器用于设置图像处理命令及图像数据存放的基地址，以 便Wishbone Master完成命令及图像的读取；图像处理器负责从命令缓存 区读取相关命令并解释，最后完成所需图像的处理操作；处理完毕后再由 Wishbone Master将图像数据存回SDRAM供显示控制模块读取显示。
9、 根据权利要求1-3中任一项所述的基于Wishbone总线的图像处理 IP核，其特征在于所述的显示控制模块设有VGA主设备和配置寄存器组； 所述VGA主设备根据从配置寄存器组中获得的行频、场频等控制参数以及 图像数据在SDRAM中存放的基地址，将图像数据以正确方式传送给DAC处 理并转换为模拟信号输出到显示器显示。
全文摘要
本发明公开了一种基于Wishbone总线的图像处理IP核，它主要包括主控制器接口模块、SDRAM控制模块、命令解释模块、显示控制模块和总线仲裁模块；所述的各模块都通过Wishbone接口，采用共享总线的互联方式，实现各模块的连接及数据的交换。所述的主控制器接口模块、SDRAM控制模块、命令解释模块、显示控制模块均带有Wishbone总线接口，以Wishbone规范中的共享总线方式连接，它们在争夺总线使用权时都必须向总线仲裁模块提出申请。该IP核专门应用于图像处理方面，可实现图像的缩放、旋转及Alpha Blending等多种算法，功能强、结构简单，并且扩展性能好。
文档编号G06T1/20GK101615287SQ20091004172
公开日2009年12月30日 申请日期2009年8月6日 优先权日2009年8月6日
发明者凌国俊, 凌紫皓, 黄以华 申请人:黄以华