基于fpga的图像处理系统的制作方法
【技术领域】
[0001]本发明属于图像处理领域，涉及到基于FPGA的图像处理方向，特别涉及到一种基于FPGA的图像处理系统。
【背景技术】
[0002]数字图像处理技术在日常生活、生产建设、国防安全等方面有着广泛的应用。传统的图像处理技术在处理大量数据时很难同时满足处理效果和实时性要求，芯片技术的快速发展，使得通过硬件实现数字图像的实时处理成为可能，其中FPGA(现场可编程门阵列)由于其并行计算的特点成为了实时图像处理的理想选择。在设计基于FPGA的图像处理系统的时候，设计人员往往需要进行费时费力的调试。
【发明内容】
[0003]为了克服现有技术中基于FPGA的图像处理时调试复杂的问题，本发明提供一种基于FPGA的图像处理系统，本系统采用QUAD SPI配置器件，电路启动时间比SPI配置方式快4倍。
[0004]本发明的技术方案是:一种基于FPGA的图像处理系统，该系统包括视频解码模块、设置在FPGA上的图像处理模块和视频编码模块组成，视频解码模块将视频信号进行解码处理后传输给设有图像处理模块的FPGA进行预处理，处理后的图像传输给视频编码模块。
[0005]所述视频解码模块包括LVDS接收单元、CCIR-D接收单元和SD-SDI接收单元，均进行视频信号接收。所述CCIR-D接收单元中采用AD812模块实现CCIR-D接收单元的输入转换单边信号PAL-D，其中PAL-D视频信号采用CCIR-D接收单元中设有的ADV7180模块实现解码功能。所述SD-SDI接收单元包括芯片均衡器GS2994模块、时钟恢复器GS2965模块和GS1670模块，视频信号经解码后送入图像处理模块处理，SD-SDI按照高速信号75阻抗布线，GS2994与GS2965、GS2965与GS1670之间采用100欧姆差分布线。
[0006]所述图像处理模块还连接有进行模拟量和离散量的信号采集的模拟量模块和离散量模块。所述设有图像处理模块的FPGA内存设置中连接有完成DDR2读写的DDR2模块和SDRAM读写设计的SDRAM模块。在图像处理模块中设有选择接收视频数据的SEL模块、接收视频缓冲数据的SDRAM_CTRL模块、SDRAM_ffR_FIF0模块、SDRAM_CTRL模块、SDRAM_RD_FIFO模块和VIDE0_HME_GEN模块配合完成SDRAM读写功能，编码后的视频信号经过SEL模块处理后，传送到SDRAM_WR_FIF0模块，由SDRAM_CTRL模块写入到SDRAM中；LVDS单元的采集的信息发送到VIDE0_HME_GEN模块，根据VIDE0_HME_GEN产生图像时序，经过SDRAM_RD_FIF0模块，由SDRAM_CTRL模块读出SDRAM中图像数据。设有图像处理模块的FPGA中采用MIG_CTRL模块来产生DDR2读写模块，FPGA中设有VIDE0_WR_DDR2模块、VIED0_HME_GEN2 模块、PAL-D_RD_CTRL 模块、VIED0_HME_GEN 模块、DVI_RD_CTRL 模块和 C0E_RD_WR 模块；视频解码模块中LVDS单元的采集的信息经过叠加后经过VIDE0_WR_DDR2模块，由MIG_CTRL模块中的Pl接口写入到DDR2模块中；根据VIED0_HME_GEN2模块，由PAL_D_RD_CTRL模块、MIG_CTRL模块的P3接口读取DDR2模块中数据发送到视频编码模块中；根据VIEDO_TIME_GEN模块，由DVI_RD_CTRL模块、MIG_CTRL模块的P2接口读取DDR2模块中的数据发送到视频编码模块；COE_RD_WR模块将外部设备中的FLASH模块中的COE参数读出，由MIG_CTRL模块的P4接口写入DDR2模块中。
[0007]所述视频编码模块中包括DVI编码模块和CCIR-D编码模块，输出端标识为DV1-OUT和CCIR-D-OUT输出端。所述DVI编码模块采用TFP410模块，CCIR-D编码模块采用ADV7179模块和EL5371模块。
[0008]本发明有如下积极效果=SD-SDI在传输过程中受连接器等影响，信号损失严重，本系统中SD-SDI接收采用了均衡器GS2994、时钟恢复器GS2965来加强信号抗干扰能力。本设计中采用SDRAM，PAL时序与VGA时序转换；SDRAM的芯片时钟在100MHZ就可以满足设计，功耗小，与FPGA之间不需要占用专用管脚。采用DDR2可以实现各种复杂的图像处理，如双线性插值等。整体系统功耗小于10W。本系统由于采用QUAD SPI配置器件，电路启动时间比SPI配置方式快了 4倍。
【附图说明】
[0009]图1是本发明中基于FPGA的图像处理系统的工作原理图；
[0010]图2是本发明中基于FPGA的图像处理系统的FPGA实现框图；
[0011]图3是本发明中基于FPGA的图像处理系统的GSPI写时序图；
[0012]图4是本发明中基于FPGA的图像处理系统的GSPI读时序图。
图5是本发明FPGA与GS1670A和GS1670B具体连接图结构图。
【具体实施方式】
[0013]下面对照附图，通过对实施例的描述，本发明的【具体实施方式】如所涉及的各构件的形状、构造、各部分之间的相互位置及连接关系、各部分的作用及工作原理、制造工艺及操作使用方法等，作进一步详细的说明，以帮助本领域技术人员对本发明的发明构思、技术方案有更完整、准确和深入的理解。
[0014]一种基于FPGA的图像处理系统，本系统主要由视频解码源、图像处理模块和视频编码模块组成，图像处理模块是内嵌在FPGA上以FPGA为核心建立的，主要由FPGA进行图像处理。视频解码源由仪器模拟产生，解码模块采集到视频信号进行解码后，传输给图像处理模块进行FPGA预处理，处理后的图像传输给视频编码模块进行DVI编码和PAL编码等编码处理。图像处理模块充分利用FPGA并行计算的特点，结合流水线结构，提高了算法的处理速度，DVI编码和PAL编码克服了因相位失真而起的色彩变化、图像彩色误差较小。
[0015]如图1所示，视频解码模块包括LVDS接收单元，CCIR接收单元和SD-SDI接收单元。LVDS接收单元采用无铅芯片DS90CF364模块增强绿色环保意识，视频800*600@60Hz8bit，达到视频分辨率800*600、刷新率60Hz、数据位宽8bit的效果，LVDS接收单元可以大幅节省系统的电缆和连接器成本，并且可以减少连接器占面积所需的物理空间。CCIR接收单元中采用AD812模块实现CCIR_D_IN转换单边信号PAL-D的功能，其中PAL-D视频信号采用ADV7180模块实现解码功能，视频信号达到720*576@25HZ 8bit。SD-SDI接收单元中每路视频信号为8位单色灰度等级数据，帧频为25Hz，能够进行视频信号采集。SD-SDI接收单元由GS2994模块、GS2965模块、GS1670模块等组成，经解码器芯片解码后送入图像处理模块由FPGA处理。因为SD-SDI接收单元在传输过程中受连接器等影响，信号损失严重，故本系统中SD-SDI接收单元采用了均衡器GS2994模块、时钟恢复器GS2965模块来加强信号抗干扰能力。在进行PCB板设计时SD-SDI接收单元按照高速信号75阻抗布线，GS2994模块与GS2965模块、GS2965模块与GS1670模块之间信号采用100欧姆差分布线，使用阻抗差分布线保证了信号传输的质量，抑制了干扰。
[0016]设有图像处理模块的FPGA设有OSD模块能够实现视频叠加(OSD)功能；还设有模拟量模块和离散量模块进行2路模拟量采集和2路离散量采集的信号采集模块；由于采用了 RS-422接口，抗干扰能力强，传输距离远，可以进行422输出；内存设置采用连接有DDR2模块(Double Data Rate 2)和 SDRAM模块(Synchronous Dynamic Random Access Memory,同步动态随机存储器)，DDR2模块采用EDE1116AEBG芯片，DDR2拥有4bit数据读预取能力，DDR2内存每个时钟能够以4倍外部总线的速度读/写数据，并且能够以内部控制总线4倍的速度运行，缩短了系统运行时间。同时采用DDR2可以实现各种复杂的图像处理，如双线性插值等，DDR2模块主要用于存放参数、OSD模块处理后的视频流、图像处理后的视频存储，DDR2采用EDE1116AEBG芯片，容量IG bits，最高数据速率800Mbps，满足系统要求。SDRAM模块采用K4S281632D芯片，SDRAM模块主要用于PAL-D解码后的视频数据储存，每帧的数据3.164Mbit (720*576*8bit)，在视频的格式转换过程中，需要4帧的缓存空间，在选择芯片时候，需要考虑芯片容量按照50%降额。SDRAM模块采用K4S281632D芯片，容量128Mbit，最高时钟133MHZ，满足系统要求。SDRAM的采用，能够实现PAL时序与VGA时序转换；而且SDRAM的芯片时钟在100MHZ就可以满足设计，功耗小，与FPGA之间不需要占用专用管脚。本系统由于采用QUAD SPI配置器件，电路启动时间比SPI配置方式快了 4倍。
[0017]视频编码模块中的输出端包括DVI编码模块的DV1-OUT和CCIR-D编码模块的CCIR-D-OUT输出端，利用了 DVI和CCIR-D编码功能，视频编码采用的是TFP410模块和ADV7179模块，芯片ADV7179性能高，尺寸小，具有标准I2C总线接口，方便主机配置。
[0018]如图2所示，是本系统图像处理模块中的FPGA的实现框图。视频解码源中的CCIR-D接收单元的输入端CCIR-D-1Nl和CCIR-D-1N2连接FPGA中的IIC_C0NFIG模块，SD-SDI接收单元中的输入端SD-SD1-1Nl和SD-SD1-1N2连接GSPI_C0NFIG模块，CCIR-D接收单元和SD-SDI接收单元通过FPGA内部的SEL模块连接保存信息在SDRAM内，FPGA中通过 SDRAM_CTRL 模块进行 SDRAM 读写。SEL 模块可以选择 CCIR_D_IN1、CCIR_D_IN2、SD_SDI_INl、SD-SDI_IN2中一路视频数据送入连接SEL模块的SDRAM_WR_FIF0模块。
[0019]在IIC_C0NFIG模块的设计中，为了使视频解码ADV7180模块和视频编码ADV7179模块正常工作，需要对其内部的控制寄存器进行数据配置，按照I2C(Inter IntegratedCircuit)总线的要求传输数据，并把数据储存到内部寄存器中，使芯片按照我们设定的状态来工作，设置过程是由I2C总线配置模块来完成。本系统所使用的解码芯片ADV7180和编码芯片ADV7179具有I2C总线片上接口，因此我们可以通过IIC协议对其进行配置，具体的配置地址和数据可以从芯片的Datasheet上获得。ADV7180模块和ADV7179模块内部寄存器的值分为默认值和设置值，默认值是芯片上电后的缺省值，设置值是通过IIC总线对默认值进行修改以重新定义芯片功能。
[0020]配置ADV7180顶层模块为C0NFIG_ADV7180，它包含一个子模块12C_Contro 11 er控制传输模块，控制模块要实现的功能是使配置数据按照IIC协议的要求进行传输。配置模块的功能是将需要配置的每个寄存器通过查找表的方式被赋予正确的参数值，并构造成符合IIC总线规范的数据结构，再依次送到II2_Controller模块，在控制模块的控制传输下将参数值配置到内部寄存器中。
[0021]配置过程由一个状态机构成。它有三个状态，StateJ):向寄存器写配置数据；State_l:确定是否成功写入；State_2:表示已经成功配置一个数据。它所用的