控制时钟mI2C_CTRL_CLK由系统时钟经分频得到，分频后为2500Hz，40h’ 80是视频设备地址，它的控制过程是首先向寄存器写配置数据，若得到成功配置的响应信号，则顺利进行下一个数据的配置。根据器件手册中的配置要求，利用查找表的方法就可以为各个寄存器配置数据，其中查找表中的数据由两个字节构成，第一个字节为子地址，第二个字节为参数值，再加上开始的8位设备地址，共24位。ADV7180模块的控制格式由32位组成，有设备地址、子地址和数据三个字节，其他8位为开始结束信号响应信号等组成。配置ADV7179模块的顶层模块为C0NFIG_ADV7179_PAL，原理和配置ADV7180 —致，8’ h54是视频设备地址。
[0022]在GSPI_C0NFIG模块的配置中，GSPI接口是一种外围串行接口，主要由四根线组成:SDIN (数据输入)，SDOUT (数据输出)，SCLK (时钟)和CS (片选)。GSPI写时序如图3所示，GSPI读时序如图4所示。SD-SD1-1Nl和SD-SD1-1N2两路SD-SDI解码芯片配置模式方式如图5所示:FPGA是主控设备，GS1670_A和GS1670_B是GSPI_C0NFIG模块中的从设备，SD-SD1-1Nl 地输入采用 GS1670_A，SD-SD1-1N2 地输入采用 GS1670_B，GS1670_A 和 GS1670_B的配置接口是GSPI接口。FPGA通过片选CSl选择GS1670_A进行参数读取和配置，然后通过CS2选择GS1670_B，进行参数读取和配置。采用GSPI_C0NFIG模块中的C0NFIG_GS1670模块来读取GS1670的工作状态，C0NFIG_GS1670模块包含一个子模块GSPI_Controller控制传输模块，控制模块要实现的功能是使配置数据按照GSPI协议的要求进行传输。
[0023]如图2所示，FPGA中采用SDRAM_CTRL模块进行SDRAM读写设计，由于显示图像采用分辨率 800*600@60HZ 16bit, SD-SDI 和 CCIR-D 的图像 720*576@25HZ8bit，所以采用SDRAM来进行转换。经过SEL模块后的图像数据，传送到SDRAM_WR_FIF0模块，由SDRAM_CTRL模块写入到SDRAM中，SDRAM_CTRL模块接收SDRAM_WR_FIF0模块的视频缓冲数据，采用乒乓的方式对SDRAM进行操作。LVDS单元的采集的信息发送到VIDE0_HME_GEN，根据VIDE0_TIME_GEN产生图像时序，经过SDRAM_RD_FIF0模块，由SDRAM_CTRL模块读出SDRAM中图像数据，SDRAM_RD_FIF0模块依据VIDE0_HME_GEN产生的时序，通过SDRAM_CTRL模块从SDRAM中取出数据送OSD模块，进行视频的叠加。
[0024]SDRAM_CTRL模块由3个子模块组成:SDRAM_HME_CTRL模块、SDRAM_CDM模块和SDRAM_WR_RD_DATA模块。SDRAM_HME_CTRL模块的作用:包含上电200uS初始化等待、初始化SDRAM、15uS定时刷新、读写状态机；SDRAM_CDM模块的作用:包含根据读写状态，通过SDRAM的命令控制状态机，产生SDRAM的控制时序；SDRAM_WR_RD_DATA模块的作用:包含根据读写状态，对SDRAM的读写数据进行控制。
[0025]FPGA中采用MIG模块来产生DDR2读写模块，采用MIG向导产生MIG_CTRL模块，本电路采用的时钟是40MHZ，修改模块内部参数
[0026]localparam C3_CLK0UT0_DIVIDE = 2 ；
[0027]localparam C3_CLK0UT1_DIVIDE = 2 ；
[0028]localparam C3_CLKFB0UT_MULT = 20 ；
[0029]为了验证DDR2硬件，设计模块DDR2_RD_WR，包含4个子模块:IP核icon、IP核ila、MIG_CTRL模块和MCB_HMEING_RD_WR模块，经过测试，与通过chipscope观察的数据一致。经过叠加(OSD)后图像经过VIDE0_WR_DDR2模块，由MIG_CTRL模块的Pl写入到DDR2中；根据 VIED0_HME_GEN2 模块，由 PAL_D_RD_CTRL 模块，由 MIG_CTRL 模块的 P3 读取 DDR2中数据发送到 CCIR-D_0UT ;根据 VIED0_HME_GEN 模块，由 DVI_RD_CTRL 模块，由 MIG_CTRL模块的P2读取DDR2中数据发送到DVI ;图像处理模块连接MIG_CTRL模块的PO，由MIG_CTRL模块的PO读取DDR2中数据和COE参数，经过处理，然后通过由MIG_CTRL模块的PO写入到DDR2中；C0E_RD_WR模块将FLASH中COE参数读出，由MIG_CTRL模块的P4写入DDR2中。
[0030]模拟量采集模块就是图2中的模拟量标签，电路上是采用TLC549芯片实现的，FPGA内部采用TLC_DRIVE模块来控制AD并采集数据；数据由PIC0BLAZE通过RS422与显示屏通讯，从而实现亮度和对比度的调节。TLC_DRIVE模块包含在PIC0BLAZE模块中，PIC0BLAZE模块是由8位PIC0BLAZE微处理器、UART通信模块和TLC_DRIVE模块组成；TLC_DRIVE模块主要是根据PIC0BLAZE命令，产生SPI的读写时序，进行控制芯片TLC549。
[0031]本系统实现了差分CCIR-D转PAL-D、PAL-D转差分CCIR-D、PAL-D解码、LVDS解码、SD-SDI解码、图像处理功能、DVI编码、PAL-D编码功能、模拟信号和离散信号采集，包括视频I2C总线配置模块、异步FIFO(先进先出)模块、DDR2控制模块、图像处理模块和显示模块在内的各功能模块完全采用FPGA芯片实现。CCIR-D、SD-SD1、DVI等解码后送入FPGA，根据离散信号确定其中一路视频送DDR2帧缓存，再传给图像处理模块进行预处理后(预畸变)，由DVI模块输出。同时利用Simulink与System Generator来进行算法的模块化设计，简化了实现过程，极大地提高了开发速度。通过对系统进行仿真和测试，验证了算法模块能有效实现预期功能。图5是本发明FPGA与GS1670A和GS1670B具体连接图结构图。
[0032]通过该系统的设计表明，采用FPGA实现图像处理是一种稳定、有效、经济的方案，FPGA芯片不仅可以起到胶合逻辑的功能，对外围模块进行控制和连接，而且可以取代DSP(数字信号处理器)处理器完成图像处理算法的实现。
[0033]上面结合附图对本发明进行了示例性描述，显然本发明具体实现并不受上述方式的限制，只要采用了本发明的方法构思和技术方案进行的各种非实质性的改进，或未经改进将本发明的构思和技术方案直接应用于其它场合的，均在本发明的保护范围之内。
【主权项】
1.一种基于FPGA的图像处理系统，其特征在于，该系统包括视频解码模块、设置在FPGA上的图像处理模块和视频编码模块组成，视频解码模块将视频信号进行解码处理后传输给设有图像处理模块的FPGA进行预处理，处理后的图像传输给视频编码模块。2.根据权利要求1所述的基于FPGA的图像处理系统，其特征在于，所述视频解码模块包括LVDS接收单元、CCIR-D接收单元和SD-SDI接收单元，均进行视频信号接收。3.根据权利要求2所述的基于FPGA的图像处理系统，其特征在于，所述CCIR-D接收单元中采用AD812模块实现CCIR-D接收单元的输入转换单边信号PAL-D，其中PAL-D视频信号采用CCIR-D接收单元中设有的ADV7180模块实现解码功能。4.根据权利要求2所述的基于FPGA的图像处理系统，其特征在于，所述SD-SDI接收单元包括芯片均衡器GS2994模块、时钟恢复器GS2965模块和GS1670模块，视频信号经解码后送入图像处理模块处理，SD-SDI按照高速信号75阻抗布线，GS2994与GS2965、GS2965与GS1670之间采用100欧姆差分布线。5.根据权利要求1所述的基于FPGA的图像处理系统，其特征在于，所述图像处理模块还连接有进行模拟量和离散量的信号采集的模拟量模块和离散量模块。6.根据权利要求1所述的基于FPGA的图像处理系统，其特征在于，所述设有图像处理模块的FPGA内存设置中连接有完成DDR2读写的DDR2模块和SDRAM读写设计的SDRAM模块。7.根据权利要求6所述的基于FPGA的图像处理系统，其特征在于，在图像处理模块中设有选择接收视频数据的SEL模块、接收视频缓冲数据的SDRAM_CTRL模块、SDRAM_WR_FIFO模块、SDRAM_CTRL模块、SDRAM_RD_FIFO模块和VIDEO_HME_GEN模块配合完成SDRAM读写功能，编码后的视频信号经过SEL模块处理后，传送到SDRAM_WR_FIFO模块，由SDRAM_CTRL模块写入到SDRAM中；LVDS单元的采集的信息发送到VIDEO_HME_GEN模块，根据VIDEO_TIME_GEN产生图像时序，经过SDRAM_RD_FIFO模块，由SDRAM_CTRL模块读出SDRAM中图像数据。8.根据权利要求6所述的基于FPGA的图像处理系统，其特征在于，设有图像处理模块的FPGA中采用MIG_CTRL模块来产生DDR2读写模块，FPGA中设有VIDEO_WR_DDR2模块、VIEDO_TIME_GEN2 模块、PAL_D_RD_CTRL 模块、VIEDO_HME_GEN 模块、DVI_RD_CTRL 模块和COE_RD_WR模块；视频解码模块中LVDS单元的采集的信息经过叠加后经过VIDEO_WR_DDR2模块，由MIG_CTRL模块中的Pl接口写入到DDR2模块中；根据VIEDO_HME_GEN2模块，由PAL-D_RD_CTRL模块、MIG_CTRL模块的P3接口读取DDR2模块中数据发送到视频编码模块中；根据VIEDO_HME_GEN模块，由DVI_RD_CTRL模块、MIG_CTRL模块的P2接口读取DDR2模块中的数据发送到视频编码模块；COE_RD_WR模块将外部设备中的FLASH模块中的COE参数读出，由MIG_CTRL模块的P4接口写入DDR2模块中。9.根据权利要求1所述的基于FPGA的图像处理系统，其特征在于，所述视频编码模块中包括进行DVI编码的DVI编码模块和进行PAL编码的CCIR-D编码模块，输出端表示为DV1-OUT 和 CCIR-D-OUT 输出端。10.根据权利要求9所述的基于FPGA的图像处理系统，其特征在于，所述DVI编码模块采用TFP410模块，CCIR-D编码模块采用ADV7179模块和EL5371模块。
【专利摘要】本发明涉及一种基于FPGA的图像处理系统，属于图像处理领域，该系统包括视频解码模块、设置在FPGA上的图像处理模块和视频编码模块组成，视频解码模块包括LVDS接收单元、CCIR-D接收单元和SD-SDI接收单元，视频编码模块中包括DVI编码模块和CCIR-D编码模块。本系统中SD-SDI接收采用了均衡器GS2994、时钟恢复器GS2965来加强信号抗干扰能力，采用SDRAM，PAL时序与VGA时序转换；SDRAM的芯片时钟在100MHZ就可以满足设计，功耗小，与FPGA之间不需要占用专用管脚，解决了现有技术中基于FPGA的图像处理时调试复杂的问题。
【IPC分类】H04N7/18, H04N19/42
【公开号】CN105049781
【申请号】CN201410839946
【发明人】范旭龙
【申请人】中航华东光电（上海）有限公司
【公开日】2015年11月11日
【申请日】2014年12月27日