专利名称：多处理器系统及其动态省电方法
技术领域：
本发明有关于一种处理器系统及其省电方法，且特别有关 于一种多处理器系统及其动态省电方法。
背景技术：
多处理器系统可以是由 一 颗 一 般型处理器与 一 颗或多颗具 有特殊运算能力的处理器所组成。此多处理器系统采用资源共 享的概念，借以降低硬件配置成本，其中最普遍共享的资源是 存储器，此存储器内可以存放任何数据，包括用以指示处理器 之间通讯状态的信号以及由多个处理器同时进行运算的数据。
随着多处理器系统的普及化，市面上诸如桌上型计算机、 笔记型计算机或移动电话、个人数字助理等嵌入式装置也都采 用此架构。通过整合不同处理器的运算特性，不仅能够达到更 好的效能，也比 一般使用单一高速处理器的方法来得有效率。
由于处理器硬件架构不同的特性，底层运算单元实际操作 上的不同，相同的工作在异质性处理器上的时间与耗能表现皆 有所不同。因此，目前发展的技术大多着重于衡量不同的处理 器对于 一 件工作的执行时间与耗能，进而调整操作系统中的工 作排程，借以达到省电与提高效能的目的。然而，要如何能够 有效整合处理器硬件架构不同的特性，进而达到系统整体的省
电功效，仍旧是本领域技术人员的一大i果题。
发明内容
本发明提供一种多处理器系统，利用额外配置的总线请求 脚位接收处理器对于总线的控制请求信号，而适应性地启动或关闭芯片组中的输入緩冲器。
本发明提供一种多处理器系统的动态省电方法，在处理器
进入主动状态(Active Status )时，动态启动或关闭芯片组中的 输入緩沖器以节省电力。
本发明提出一种多处理器系统，其包括多个处理器及一芯 片组。其中，每 一 个处理器均包括多个标准总线请求(Bus Request)脚位及一个特定总线请求脚位，而各个处理器的标准 总线请求脚位分别与其他处理器的标准总线请求脚位交互连 接。芯片组耦接至各个处理器的特定总线请求脚位，并侦测这 些特定总线请求脚位上的控制请求信号。其中，当芯片组侦测 到控制请求信号时，即将与处理器相连接的输入緩冲器启动， 以供处理器通过此输入緩冲器存取数据；反之，当芯片组没有 侦测到控制请求信号时，则将输入緩沖器关闭。
本发明提出一种多处理器系统的动态省电方法，适用于包 括多个处理器及一芯片组的多处理器系统，其中各个处理器均 通过一个特定总线请求脚位耦接至芯片组。此方法是由芯片组 侦测所述特定总线请求脚位上的控制请求信号。当芯片组侦测 到控制请求信号时，即将与处理器相连接的输入緩冲器启动， 以供处理器通过该输入緩冲器存取数据；反之，当芯片组没有 侦测到控制请求信号时，则将输入緩沖器关闭。
本发明提出一种多处理器系统，其包括多个处理器及一芯 片组。其中，每一个处理器包括多个总线请求脚位，且分别与 其他处理器的总线请求脚位交互连接。芯片组分别耦接至各个 处理器的总线请求脚位，并侦测这些总线请求脚位上的控制请 求信号。当芯片组侦测到控制请求信号时，随即将与处理器相 连接的输入緩沖器启动，以供处理器通过该输入缓冲器存取数 据；当芯片组没有侦测到控制请求信号时，则将输入緩沖器关闭。
本发明提出一种多处理器系统的动态省电方法，适用于包 括多个处理器及一个芯片组的多处理器系统，所述芯片组分别 耦接至各个处理器的多个总线请求脚位，而每一个处理器的总 线请求脚位则与其他处理器的总线请求脚位交互连接。此方法 是由芯片组侦测这些总线请求脚位上的控制请求信号，当侦测 到控制请求信号时，即将与这些处理器相连接的输入緩沖器启
动，以供处理器通过输入緩冲器存取数据；当没有侦测到控制 请求信号时，则将输入緩冲器关闭。
本发明的多处理器系统及其动态省电方法可根据是否有处 理器对于总线的控制请求信号，据以将输入緩沖器开启或关闭， 进而达到省电的功效。
图l是依照本发明一实施例所绘示的多处理器系统的电路 方块图。
图2是依照本发明 一 实施例所绘示的多处理器系统的动态 省电方法的流程图。
图3是依照本发明 一 实施例所绘示的多处理器系统的电路 方块图。
图4是依照本发明 一 实施例所绘示的多处理器系统的动态 省电方法的流程图。
具体实施例方式
为让本发明的上述特征和优点能更明显易懂，下文特举实 施例，并配合所附图式作详细说明如下。
本发明将多处理器系统中各个处理器的总线请求脚位分别耦接至芯片组，或是使用额外的总线请求脚位耦接至芯片组，
而能够在多处理器系统的处理器进入主动状态(Active Status) 时，让芯片组在第 一 时间掌握各个处理器对于总线的控制请求 状态。这里所指的"主动状态"是相对于高级配置与电源接口规 格(ACPI)所定义的待机状态(Sleep State)电源管理，例如 Cl、 C2、 C3或Cn等待机状态；亦即主动状态可以是指C0的工 作状态(Execution State)。
每当有处理器请求使用总线传输数据时，芯片组即将与处 理器相连接的输入緩冲器(Input buffer )启动，以供处理器通 过输入緩沖器传输数据。然而在主动状态时，若在一段时间区 间内，并无处理器请求使用总线传输数据，则可将芯片组上的 输入緩冲器关闭，借以节省开启输入緩沖器所需的电力。为了 使本发明的内容更为明了 ，以下特举实施例作为本发明确实能 够据以实施的范例。
图l是依照本发明一实施例所绘示的多处理器系统的电路 方块图。请参照图l,本实施例的多处理器系统100包括处理器 102、 104、 106、 108及芯片组110。上述的处理器102、 104、 106、 108均包括四个总线请求脚位BRO弁、BR1#、 BR2#、 BR3#,且 在这些处理器之间会通过总线请求线BREQO# 、 BREQ1# 、 BREQ2#、 BREQ3^交互连接其总线请求脚位。例如，处理器102 的脚位BRO#与处理器104的脚位BR3# 、处理器106的脚位BR2# 、 处理器108的脚位BR1弁相连接；处理器102的脚位BRW则与处 理器104的脚位BR0弁、处理器106的脚位BR3弁、处理器108的脚 位BR2 ^相连接，以此类推。
值得注意的是， 一 般处理器在有需要使用总线传输数据时， 均是利用脚位BRO弁发出通知信号至其他处理器，以告知其已请 求使用总线，也利用脚位BRO弁发出控制请求信号至芯片组，借以取得总线的主控权。据此，本发明将各个处理器的总线请求
脚位BR0弁均连接至芯片组110，使得芯片组110与处理器102、 104、 106、 108的脚位BR0弁保持连结，而能够随时掌握各个处 理器对于总线的控制请求状态。
详细地说，图2是依照本发明一实施例所绘示的多处理器系 统的动态省电方法的流程图。请同时参照图1及图2，本实施例 在多处理器系统100的处理器102、 104、 106、 108进入主动状态 之后，若在一,殳时间区间内，并无处理器102、 104、 106、 108 请求使用总线传输数据时，则先将芯片组110中与处理器连接的 输入緩冲器关闭，借以节省输入緩冲器所消耗的电力。
在此同时，芯片组110会通过上述的总线-清求线BREQ0弁、 BREQ1#、 BREQ2#、 BREQ3弁侦测各个处理器的总线请求脚位 (步骤S202 )，而判断是否有侦测到控制请求信号(步骤S204 )。
当芯片组110侦测到控制请求信号时，即代表有处理器请求 使用总线以传输数据，此时芯片组110会将其中与处理器相连接 的输入緩冲器启动(步骤S206 )，以供该处理器通过输入緩沖 器存取数据。此外，在步骤S206之后，还包括每当有处理器 使用总线传输数据完毕时，若在一段时间区间内，并无处理器 102、 104、 106、 108请求使用总线传输数据，本实施例也会将 原先启动的输入緩沖器关闭借以节省电力，并通过步骤S202继 续侦测各个处理器的总线请求脚位。
当芯片组110未侦测到控制请求信号时，处理器将持续处于 停滞或等待状态，因此本发明会持续将芯片组中的输入緩冲器 维持在关闭状态(步骤S208 ),以节省这些输入緩沖器所消耗 的电力。其中，上述启动及关闭输入緩冲器的步骤例如是通过 开启或关闭提供给输入緩冲器的电源的方式来达成，本实施例 不限制其范围。在步骤S208之后，还包括继续侦测各个处理器的总线请求脚位(步骤S202 )。
通过上述多处理器系统的架构及动态省电方法，本发明即 可在多处理器系统正常运作的状况下(例如处理器处于C 0状 态)，根据是否有处理器的控制请求状态，适时地将芯片组上暂 时不需使用的输入緩冲器关闭，而达到动态节省电力的功效。
除了上述将处理器所有总线请求脚位均连接至芯片组的方 式之外，本发明的另 一 实施例则是在这些脚位之外额外配置一 个特定总线请求脚位，用以连接至芯片组，而能够让芯片组直 接通过此特定总线请求脚位得知各个处理器对于总线的控制请 求状态。以下则再举一实施例详细说明。
图3是依照本发明一实施例所绘示的多处理器系统的电路 方块图。请参照图3，本实施例的多处理器系统300包括处理器 302、 304、 306、 308及芯片组310。其中，每个处理器均包括四 个标准的总线请求脚位BRO弁、BR1#、 BR2#、 BR3#,且在这些 处理器之间会通过总线请求线BREQO弁、BREQ1#、 BREQ2#、 B R E Q 3 #交互连接其总线请求脚位。这些脚位的配置均与前述 实施例相同，故在此不再赘述。
值得注意的是，本实施例与上一个实施例的差别在于，本 实施例在各个处理器上额外配置一个特定总线请求脚位BRS弁， 而非将各个处理器的总线请求脚位BRO弁均连接至芯片组。此 外，在本实施例中，通过 一 条独立的特定总线请求脚位线 B R Q S #将这些处理器的特定总线请求脚位B R S #连结起来并耦 接至芯片组310，而在芯片组310亦需有额外的脚位进行对应耦 接。这里所指的"特定总线请求脚位BRS,，以及"特定总线请求 脚位线BRQS『，是相对于 一般多处理器的架构而言，亦即在标准 架构下本实施例所进行的额外配置。
至于原本的总线请求脚位BRO弁、BR1#、 BR2#、 BR3#，则
10仅将处理器302的脚位BR(^,以及与其相连的处理器304的脚位 BR3#、处理器306的脚位BR2弁、处理器308的脚位BR1弁耦接至 芯片组310。其中，当有需要请求使用总线时，处理器即会通过 特定总线请求脚位B R S #发出控制请求信号。而在发出控制请求 信号之前，处理器则还包括先通过标准总线请求脚位BRO弁发出 通知信号至其他处理器，以告知其已请求使用总线。
值得 一提的是，若无本实施例的特定总线请求脚位BRS弁 以及特定总线请求脚位线BRQSt且各个处理器皆通过各自的 总线请求脚位BR(^发出控制请求信号时，由于仅有处理器3 02 的脚位BRO弁会耦接至芯片组310,所以芯片组将无法侦测到由 处理器304、 306、 308的脚位BR(^所发出的控制请求信号，如 此将无法通过本发明的技术进入省电状态。因此，在本实施例 中，通过特定总线请求脚位BRS#以及特定总线请求脚位线 BRQS弁的配置解决了上述的问题，并进而达到动态省电的功 效。
在上述多处理器系统架构中，芯片组同样可以通过侦测总 线请求脚位上的控制请求信号，得知是否有处理器对于总线进 行请求，并据以启动或关闭其中对应的输入緩冲器，借以达到 省电的功效。
详细地说，图4是依照本发明一实施例所绘示的多处理器系 统的动态省电方法的流程图。请同时参照图3及图4，本实施例 在处理器系统300的处理器302、 304、 306、 308进入主动状态之 后，若在一段时间区间内，并无处理器302、 304、 306、 308请 求使用总线传输数据时，则先将芯片组310中与处理器连接的输 入緩沖器关闭，借以节省输入緩沖器所消耗的电力。
在此同时，芯片组310会通过上述的特定总线请求线 BREQS弁侦测各个处理器的特定总线请求脚位BRS# (步骤S402 ),而判断是否有侦测到控制请求信号(步骤S404 )。其中， 各个处理器在通过特定总线请求脚位BRS弁发出控制请求信号 之前，还包括先通过标准总线请求脚位BRO弁发出通知信号至其 他处理器，以告知其已请求使用总线。
当芯片组310侦测到控制请求信号时，即代表有处理器请求 使用总线以传输数据，此时芯片组3 IO会将其中与处理器相连接 的输入緩冲器启动(步骤S406 )，以供该处理器通过输入緩冲 器存取数据。此外，在步骤S406之后，还包括每当有处理器 使用总线传输数据完毕时，若在一段时间区间内，并无处理器 302、 304、 306、 308请求使用总线传输数据，本实施例也会将 原先启动的输入緩冲器关闭借以节省电力，并通过步骤S402继 续侦测各个处理器的总线请求脚位。
反之，当芯片组310没有侦测到控制请求信号时，则代表没 有处理器请求使用总线以传输数据，此时芯片组310贝'j继续将其 中与处理器相连接的输入緩沖器维持在关闭状态(步骤S406 )。 在步骤S408之后，还包括继续侦测各个处理器的特定总线请求 脚位(步骤S402 )。
值得一提的是，在一实施例中，芯片组例如是在侦测到控 制请求信号的 一段特定时间间隔之后，才会启动输入緩沖器。 也因此，为了使得输入緩冲器的启动跟得上处理器的存取动作， 本实施例还可以将处理器发出控制请求信号的时间点提前，意 即处理器在通过标准总线请求脚位发出控制请求信号之前，即 先由特定总线请求脚位发出控制请求信号，而让芯片组提早启 动输入緩沖器，以应付处理器随之而来的存取动作。
综上所述，本发明的多处理器系统及其动态省电方法通过 将多处理器系统中每 一 个处理器的所有总线请求脚位分另'j耦接 至芯片组，或是在每一个处理器中额外配置一个特定总线请求脚位而用以耦接芯片组，而使得当多处理器系统中的处理器进 入主动状态时，若在一段时间区间内，并无处理器请求使用总 线传输数据，芯片组能够暂时将未使用的输入緩冲器关闭，而 可达到动态省电的功效。
以上所述仅为本发明较佳实施例，然其并非用以限定本发 明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神 和范围内，可在此基础上做进一步的改进和变化，因此本发明 的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下 100、 300:多处理器系统
102、 104、 106、 108、 302、 304、 306、 308:处理器 110、 310:芯片组
BR0#、 BR1#、 BR2#、 BR3#:总线请求脚位 BRS#:特定总线请求脚位
BREQ0#、 BREQ1#、 BREQ2#、 BREQ3#:特定总线请求线 BREQS#:总线请求线
S202 S208:本发明的多处理器系统的动态省电方法的各
步骤
S402 S408:本发明的多处理器系统的动态省电方法的各步骤。
权利要求
1.一种多处理器系统，其特征在于，包括多个处理器，每一所述处理器包括多个标准总线请求脚位及一特定总线请求脚位，其中各所述处理器的所述标准总线请求脚位分别与其他处理器的标准总线请求脚位交互连接；以及一芯片组，耦接至各所述处理器的该特定总线请求脚位，并侦测所述特定总线请求脚位上的一控制请求信号，其中当该芯片组侦测到该控制请求信号时，启动与所述处理器相连接的一输入缓冲器，以供所述处理器通过该输入缓冲器存取数据；以及当该芯片组没有侦测到该控制请求信号时，关闭该输入缓冲器。
2. 根据权利要求l所述的多处理器系统，其特征在于，该 芯片组在所述处理器进入一主动状态时，开始侦测各所述处理 器的该特定总线请求脚位上的该控制请求信号，据以启动或关 闭与所述处理器相连接的该输入缓冲器。
3. 根据权利要求2所述的多处理器系统，其特征在于，该 主动状态为高级配置与电源接口规格所定义的CO状态。
4. 一种多处理器系统的动态省电方法，其特征在于，适用 于包括多个处理器及一 芯片组的 一 多处理器系统，其中各所述 处理器通过一特定总线请求脚位耦接至该芯片组，该动态省电 方法包括下列步骤该芯片组侦测所述特定总线请求脚位上的 一 控制请求信号；当该芯片组侦测到该控制请求信号时，启动与所述处理器 相连接的 一 输入緩冲器，以供所述处理器通过该输入緩冲器存 取数据；以及当该芯片组没有侦测到该控制请求信号时，关闭该输入緩冲器。
5. 根据权利要求4所述的多处理器系统的动态省电方法， 其特征在于，启动与所述处理器相连接的该输入緩冲器的步骤 还包括在侦测到该控制请求信号的一特定时间间隔后，才启动该 输入緩冲器。
6. 根据权利要求4所述的多处理器系统的动态省电方法， 其特征在于，该动态省电方法适于高级配置与电源接口规格所 定义的C0状态。
7. —种多处理器系统，其特征在于，包括 多个处理器，每一所述处理器包括多个总线请求脚位，且所述总线请求脚位分别与其他处理器的总线请求脚位交互连 接；以及一芯片组，分别耦接至各所述处理器的所述总线请求脚位， 并侦测所述总线请求脚位上的 一 控制请求信号，其中当该芯片组侦测到该控制请求信号时，启动与所述处理器 相连接的 一输入緩冲器，以供所述处理器通过该输入緩冲器存 取数据；以及当该芯片组没有侦测到该控制请求信号时，关闭该输入緩 冲器。
8. 根据权利要求7所述的多处理器系统，其特征在于，该 芯片组在所述处理器进入一主动状态时，开始侦测所述总线请 求脚位所发出的该控制请求信号，据以启动或关闭与各所述处 理器相连接的该输入緩冲器。
9. 根据权利要求7所述的多处理器系统，其特征在于，该 主动状态为高级配置与电源接口规格所定义的CO状态。
10. —种多处理器系统的动态省电方法，其特征在于，适用于包括多个处理器及一芯片组的一多处理器系统，其中该芯 片组分别耦接至各所述处理器的多个总线请求脚位，而每一所 述处理器的总线请求脚位与其他处理器的总线请求脚位交互连接，该动态省电方法包括下列步骤该芯片组侦测所述总线请求脚位上的 一 控制请求信号； 当侦测到该控制请求信号时，启动与所述处理器相连接的一输入緩冲器，以供所述处理器通过该输入緩冲器存取数据；以及当没有侦测到该控制请求信号时，关闭该输入緩沖器。
11.根据权利要求10所述的多处理器系统的动态省电方法，其特征在于，该动态省电方法适于高级配置与电源接口规格所定义的C0状态。
全文摘要
本发明提供一种多处理器系统及其动态省电方法。此多处理器系统包括多个处理器及一个芯片组。每一个处理器均包括多个标准总线请求脚位及一个特定总线请求脚位，而各个处理器的标准总线请求脚位分别与其他处理器的标准总线请求脚位交互连接。芯片组耦接至各个处理器的特定总线请求脚位以侦测这些特定总线请求脚位上的控制请求信号。当有侦测到控制请求信号时，即将与处理器相连接的输入缓冲器启动，以供处理器通过此输入缓冲器存取数据；反之，当没有侦测到控制请求信号时，则将输入缓冲器关闭。本发明可根据是否有处理器对于总线的控制请求信号，将输入缓冲器开启或关闭，进而达到省电的功效。
文档编号G06F15/163GK101604201SQ20091016132
公开日2009年12月16日 申请日期2009年7月20日 优先权日2009年7月20日
发明者何宽瑞 申请人:威盛电子股份有限公司