专利名称：一种可重构i/o芯片的制作方法
技术领域：
本实用新型涉及一种I/O芯片，具体是涉及一种可重构数据流分配器和
可重构i/o接口。
背景技术：
所谓数字化就是将模拟量离散为"0"与"1"的数据流。所谓数字设
备就是对输入数据流进行数字处理以产生所需要的结果。因而，从数据流 的观点来看，任何数字设备都是数据流的合成装置。数字电视将视频与音
频的多维数据流合成为图像与声音协调一致的画面，数控机床将X、 Y、 Z 轴的多维数据流合成为运动轨迹，等等。
对于多维数据流，在每个时序点上，如果数据流之间的"0""1"信息 是相互依存的，这种耦合关系称之为时序关联性，其"0""1"分布则称之 为该多维数据流在该时序点的状态。相互之间具有时序关联性的多维数据 流称之为关联数据流。上述视频与音频的多维数据流和X、 Y、 Z轴的多维 数据流都是关联数据流。
因此，对于关联数据流的控制技术是一项涉及任何数字设备的基本技 术。在数字处理过程中，可以在输入、加工与输出等不同的子过程中对关 联数据流实施控制。由于不涉及信息处理过程中因算法复杂性所产生的非 线性不确定性，在输入过程中对关联数据流实施控制的优点是显而易见的。
关联数据流的普遍性、嵌入式系统的发展与可重构技术都要求I/O接口
的可重构性，众多的总线导致现有i/o接口芯片种类繁多，不同的接口标准
产生了许多专用芯片，没有可重构性。其次，现有技术基于起点同步，均采用同步技术以实现数据传输的起 点同步，即保证关联数据流在同一时刻"起动"。然而，关联数据流的本
质却是终点同步即关联数据流同时到达终点，现有i/o接口芯片采用起点同
步导致关联数据流控制复杂和重构困难。 发明内容
本实用新型要解决的技术问题是提出一种可重构I/O芯片，为关联数
据流在不同的总线环境中的终点同步与动态同步提供可重构数据流分配器
和可重构1/0接口，为数字设备中普遍存在的关联数据流的终点同步问题提 供一种开放式通用I/O接口器件。
多维关联数据流的动态同步涉及下述四个问题。第一、必须配置大存 储能力的存储器和发送数据流的高速管道，保证发送关联数据流的强实时 性。第二、每个数据流的发射速度应是可实时控制的。第三、实时检测关
联数据流的时滞，实时调节关联数据流的发射速度。第四、串行i/o接口应
具有可扩展、可实时编程或可现场编程等性能，以适应不同的总线环境。
本实用新型采用1个长为n位的移位寄存器来发送/接收串行数据。n 个长为n位的移位寄存器组成一个nXn的移位寄存器矩阵，连接一个n位
输入/输出锁存器，称之为数据流驱动器。
数据流驱动器中的n个移位寄存器是独立的，每个移位寄存器配置1 个移位操作控制器。每个移位操作控制器包括1个比特率寄存器，用于设 定移位寄存器的移位速度，也就是每次数据传输操作的比特率；还包括1 个比特数寄存器，用于设定在每次数据传输操作中移位寄存器的长度，即 所传输数据的比特数；还包括1个启动定时器，用于设定数据传输操作的 启动；还包括1个速度定时器，用于设定数据传输操作的速度。每个移位 寄存器均可左移或右移，相应于发送/接收。由于目前芯片技术的限制，移位寄存器不能过长，为此釆用一个大容
量FIFO缓存器作为数据流缓存器，并用专用移位指令将其设置为若干个软 移位寄存器矩阵。FIFO缓存器为空则自动启动DMA操作从存储器取数据。 FIFO缓存器为滿则自动启动DMA操作将数据写入存储器。
数据流驱动器中的移位寄存器与FIFO缓存器统一编址，称之为行编 址。在行编址模式下，FIFO缓存器可与数据流驱动器中的任意移位寄存器 交换数据。
数据流驱动器中的移位寄存器还按位编址并与FIFO缓存器统一编址， 称之为列编址。列编址便于存取多维关联数据流的状态。发送时，数据流 驱动器每移位一次，FIFO的专用移位指令则将下一个数据写入数据流驱动 器；接收时，数据流驱动器为滿则FIFO的专用移位指令将数据从数据流驱 动器写入FIFO缓存器。
对用户而言，每个数据流驱动器包括n个M级甚至G级的海量移位寄 存器，也就是说，数据流驱动器是一个n队列的海量数据流驱动器。
数据流驱动器中的输入/输出锁存器通过可编程逻辑阵列(FPGA)构建
的交叉开关(Crossbar)与I/0端口连接。
l个功能寄存器，包括移位操作控制器及其他寄存器，用于设置i/o接 口参数。FIFO缓存器、数据流驱动器和功能寄存器统一编址，所述数据流 驱动器还按列编址。为使I/0接口具有通用性与良好的扩展性，采用FPGA 实现上述功能及其他辅助功能所需要的组合逻辑和时序逻辑，且留有一定 容量的FPGA供用户使用。
为此，本实用新型提出的技术方案是这种可重构I/0芯片包括微程 序控制器；与微程序控制器连接的数据流缓存器；与数据流缓存器连接的 数据流驱动器，所述数据流驱动器包括多个独立的移位寄存器；与微程序 控制器和数据流驱动器连接的功能寄存器，所述功能寄存器包括用于设定 相应的移位寄存器在每次数据传输操作中的比特率、比特数、以及以给的启动时间与操作速度启动相应的移位寄存器进行数据传输操作的移位操
作控制器；与数据流驱动器连接的I/0端U;所述FIFO缓存器、数据流驱 动器和功能寄存器统一编址。
进一步地，还包括与微程序控制器和数据流驱动器连接的交叉开关;I/O 端口与交叉开关连接。
进一步地，所述数据流驱动器还按列编址。
所述数据流驱动器包括n个n位的移位寄存器构成的矩阵和一个n位 输入/输出锁存器，其中的每个移位寄存器都是独立的；所述数据流驱动器 可扩充为m个；所述FIFO缓存器相应地划分为m个区，每个区设置专用 移位指令，构成m个nXn的软移位寄存器矩阵，1个连接寄存器用来设定 FIFO缓存器与哪个数据流驱动器连接。
进一步的，上述可重构I/0芯片中，所述移位操作控制器包括用于设 定相应的移位寄存器在每次数据传输操作中的比特率的比特率寄存器；用 于设定相应的移位寄存器在每次数据传输操作中的比特数的比特数寄存 器；用于启动相应的移位寄存器的数据传输操作的启动定时器；用于设定 相应的移位寄存器的数据传输操作的速度的速度定时器。
所述功能寄存器还包括n个用于设定相应的移位寄存器中数据流的循 环发送次数的循环寄存器。
所述功能寄存器还包括1个用于设定相应的移位寄存器的左移/右移的 收发寄存器。
所述功能寄存器还包括1个用于设定相应的移位寄存器的激活/休眠状 态的状态寄存器。
所述功能寄存器还包括1个用于FIFO缓存器连接m个数据流驱动器 的连接寄存器。用于设定数据流驱动器的编址模式的编址 寄存器。
所述数据流驱动器的输入和输出通过FPGA构建的交叉开关与I/O端 口连接。
本实用新型与现有技术对比所具有的有益效果是
1. 本实用新型的可重构i/o芯片中，每个数据流驱动器包括多个独立
的移位寄存器，通过功能寄存器的设定，对于每个数据流，可以控制其输 入、输出数据的方式、方向、时间、速度等，从而为关联数据流的终点同
步提供了标准化i/o接口，其控制简单、实时性强。
2. 本实用新型的可重构I/O芯片采用FPGA技术构建的交叉开关连接
数据流驱动器与I/0端口，采用各种功能寄存器设定i/o接口参数，具有良
好的可重构性。只须简单地运行重构程序对I/O接口进行实时编程和设置，
便可实现i/o接口的重构，以适应不同的总线环境。
3. 本实用新型的可重构I/O芯片配置了 4个数据流驱动器和软移位寄 存器矩阵，构成可实时编程的64路海量超高速串行或串并混合的数据流分 配器。
图1是具体实施方式
一的功能模块图； 图2是具体实施方式
二的功能模块图。
具体实施方式
具体实施方式
一
如图1所示，可重构I/O芯片包括微程序控制器1、与微程序控制器1 连接的FIFO缓存器3、与FIFO缓存器3连接的数据流驱动器4、与微程序控制器1和数据流驱动器4连接的功能寄存器2、与微程序控制器1和数据
流驱动器4连接的交叉开关5、与交叉开关5连接的I/0端口 6。
数据流驱动器4有4个，每个包括16个独立的16位移位寄存器和一 个16位输入/输出锁存器。FIFO缓存器3相应地划分为4个区，每个区设 置专用移位指令，构成4个软移位寄存器矩阵。在微控制器的1的控制下 数据流驱动器4从FIFO缓存器3中读取数据流并通过交叉开关5发送给I/O 端口 6，或在微控制器的1的控制下数据流驱动器4从I/O端口 6通过交叉 开关接收数据。数据流驱动器4和FIFO缓存器3构成4个海量的数据流驱 动器。
功能寄存器2用于设定接口参数，包括以下寄存器由比特率寄存器、 比特数寄存器、启动定时器和速度定时器构成的移位操作控制器，循环寄 存器，收发寄存器，状态寄存器，连接寄存器，编址寄存器。
各个寄存器的功能如下
16个比特率寄存器，设定相应的移位寄存器在每次数据传输操作中的 比特率；
16个比特数寄存器，设定相应的移位寄存器在每次数据传输操作中数 据传输的比特数，即数据流驱动器发送/接收的信息量，在脉冲方式下每次 操作发送/接收1比特信息，在增量方式下每次操作发送或接收若干字节的 信息；
16个启动定时器，设定相应的移位寄存器的数据传输操作的启动； 16个速度定时器，设定相应的移位寄存器的数据传输操作的速度； 16个循环寄存器，设定相应的移位寄存器的数据流的循环发送的次数； 1个收发寄存器，设定相应的移位寄存器的左移/右移，对应数据流的 发送/接收；
1个状态寄存器，设定相应的移位寄存器的激活/休眠状态； 1个连接寄存器，设定FIFO缓存器与数据流驱动器的连接； 1个编址寄存器，设定数据流驱动器的编址模式。上述功能寄存器2、 FIFO缓存器3和数据流驱动器统一编址，所述数 据流驱动器还可按列编址。
1个釆用FPGA构建的交叉开关，设定数据流驱动器的输入和输出与 1/0端口的连接。
微程序控制器1采用FPGA技术且固化了相关的微控制程序，包括软 移位寄存器矩阵的8条专用移位指令和功能寄存器的I/O接口参数设置指 令；所述微程序控制器运行微控制程序。
以上所描述的可重构I/O芯片的重构方法极为简单，只须运行一个重构 程序便可实现I/O接口的重构。
具体实施方式
二
图2是本发明可重构I/O接口芯片化的第二种结构示意图。在具体实施 方式一中，可重构I/O接口芯片的微程序控制器是固化在ROM中的逻辑控 制装置，用户必须在片外将所述可重构I/0接口芯片与微处理器7、随机存 储器8、 DMA控制器9在片外连接。具体实施二则将微处理器7和DMA 控制器9集成在芯片内，微控制程序则固化在微处理器的PROM中，从而 简化用户的作业。
以上内容是结合具体的优选实施方式对本实用新型所作的进一步详细 说明，不能认定本实用新型的具体实施只局限于这些说明。对于本实用新 型所属技术领域的普通技术人员来说，在不脱离本实用新型构思的前提下， 还可以做出若干简单推演或替换，都应当视为属于本实用新型的保护范围。
权利要求1.一种可重构I/O芯片，其特征在于，包括微程序控制器；与微程序控制器连接的数据流缓存器；与数据流缓存器连接的数据流驱动器；与微程序控制器和数据流驱动器连接的功能寄存器，所述功能寄存器包括用于设定相应的移位寄存器在每次数据传输操作中的比特率、比特数、以及以给定的启动时间与操作速度启动相应的移位寄存器进行数据传输操作的移位操作控制器；与数据流驱动器连接的I/O端口；所述数据流缓存器、数据流驱动器和功能寄存器统一编址。
2. 如权利要求1所述的可重构I/O芯片，其特征在于所述数据流驱 动器由n个n位移位寄存器和一个n位输入/输出锁存器构成；所述n个移 位寄存器为独立的移位寄存器。
3. 如权利要求2所述的可重构I/0芯片，其特征在于所述数据流驱 动器有m个；所述数据流缓存器为FIFO缓存器，且相应地划分为m个区， 每个区设置专用移位指令，构成m个软移位寄存器矩阵。
4. 如权利要求l、 2或3所述的可重构I/0芯片，其特征在于所述数 据流驱动器还按列编址。
5. 如权利要求l、 2或3所述的可重构I/0芯片，其特征在于，所述移 位操作控制器包括用于设定相应的移位寄存器在每次数据传输操作中的比特率的n个比 特率寄存器；用于设定相应的移位寄存器在每次数据传输操作中的比特数的n个比 特数寄存器；用于启动相应的移位寄存器的数据传输操作的n个启动定时器； 用于设定相应的移位寄存器的数据传输操作速度的n个速度定时器。
6. 如权利要求5所述的可重构I/0芯片，其特征在于所述功能寄存 器还包括用于设定相应的移位寄存器中数据流的循环发送次数的n个循环 寄存器。
7. 如权利要求5所述的可重构I/0芯片，其特征在于所述功能寄存器 还包括用于设定相应的移位寄存器的左移/右移的1个收发寄存器。
8. 如权利要求5所述的可重构I/0芯片，其特征在于所述功能寄存 器还包括用于设定相应的移位寄存器的激活/休眠状态的1个状态寄存器。
9. 如权利要求5所述的可重构I/0芯片，其特征在于所述功能寄存 器还包括用于连接FIFO缓存器与数据流驱动器的1个连接寄存器。
10. 如权利要求5所述的可重构I/0芯片，其特征在于所述功能寄存 器还包括用于设定数据流驱动器的编址模式的1个编址寄存器。
专利摘要本实用新型公告了一种可重构I/O芯片，包括基于FPGA技术且装载有固件化微控制程序的微程序控制器；与微程序控制器连接的FIFO缓存器；与FIFO缓存器连接的数据流驱动器；与微程序控制器和数据流驱动器连接的功能寄存器；连接数据流驱动器与I/O端口的交叉开关；所述数据流驱动器由一个n×n移位寄存器矩阵和一个n位输入/输出锁存器构成，其中每个移位寄存器都是独立的；所述功能寄存器用于设定I/O接口参数；所述FIFO缓存器、数据流驱动器和功能寄存器统一编址。所述数据流驱动器是可扩充的。本实用新型提供一种海量超高速的可重构数据流分配器和可重构I/O接口，具有可编程性与可重构性。
文档编号G06F13/38GK201383145SQ200920129919
公开日2010年1月13日 申请日期2009年2月18日 优先权日2009年2月18日
发明者江俊逢 申请人:江俊逢