专利名称：一种低复杂度低延时除法器的制作方法
技术领域：
本实用新型涉及一种低复杂度低延时除法器。
背景技术：
数字信号处理包含一系列基本运算，如加、减、乘、除，其中加、减、乘等运算的实现方法较为直接，有较为简单高效的数字电路与之对应；除法运算的实现相比较而言，则不是非常直接、容易。 目前常用的除法实现方法有查表法、牛顿迭代法、多项式短除法等方法。随着高级信号处理技术的应用，除法电路在现代通信系统中经常出现，如信号的归一化，求取矩阵的逆等都需要做除法。现代通信系统及其实现技术正在向高速、低功耗(特别是终端便携设备)方向发展，往往要求数字信道处理实现时延极小，复杂度较低。而以上方法存在一定问题，如查表法需要加入硬件，并预先设定，复杂度较高；牛顿迭代法及多项式短除法，计算次数繁多，处理时延较大。
实用新型内容本实用新型要解决的技术问题是提供一种低复杂度低延时的除法器。 为了解决上述问题，本实用新型提供了一种低复杂度低延时除法器，包括输入模
块、记数转换模块、求倒数模块乘法模块及输出模块， 所述输入模块用于输入除数、被除数及精度参数，并将该除数及被除数转换为二进制数字后，将转换后的除数发送到所述记数转换模块，将转换后的被除数发送到所述乘法模块，将精度参数分别发送到所述求倒数模块及所述乘法模块； 所述记数转换模块接收到所述输入模块发送来的转换后的除数后，计算出该除数
的整数位数，并将该整数位数发送到所述乘法模块，同时，移动该除数中小数点的位置到该
除数的最高位前，将该除数变换为小数，并将该小数发送到所述求倒数模块； 所述求倒数模块接收到所述输入模块发送来的精度参数及所述记数转换模块发
送来的小数，求解出该小数倒数的以精度参数为整数位数的优选结果，并将该优选结果发
送到所述乘法模块； 所述乘法模块接收到所述输入模块发送来的被除数与精度参数、所述记数转换模块发送来的整数位数及所述求倒数模块发送来的优选结果，求出该计算的二进制计算结果。 进一步，还包括输出模块，所述输出模块接收所述乘法模块的二进制计算结果后进行转换，以数字输入时的进位制形式进行输出。 进一步，所述记数转换模块包括数据接收单元、位数搜索单元及数据转换单元，其中， 所述数据接收单元接收到所述输入模块发送来的转换后的除数后，将该除数分别发送到位数搜索单元及数据转换单元；[0013] 所述数据位数搜索单元接收到所述数据接收单元发送来的除数，搜索出该除数的整数部分的位数后，将该位数发送到所述乘法模块； 所述数据转换单元接收到所述数据接收单元发送来的除数，移动该除数中小数点
的位置到该除数的最高位前，将该除数变换为小数，并将该小数发送到所述求倒数模块。 进一步，所述求倒数模块包括求整单元、取反单元及求解单元，其中， 所述求整单元接收到所述输入模块发送来的精度参数及所述记数转换模块发送
来的小数，列出该小数倒数的以该精度参数为整数位数的二进制整数表现形式后发送到所
述取反单元； 所述取反单元接收到所述求整单元发送来的二进制整数表现形式后进行取反，并将取反后的二进制整数表现形式发送到所述求解单元； 所述求解单元接收到所述取反单元发送来的取反后的二进制整数表现形式，进行分类移位加求解计算后，按照预设标准进行优选，并将该优选结果发送到所述乘法模块。[0019] 进一步，所述求解单元包括分项子单元、移位加子单元及优选子单元，其中，[0020] 所述分项子单元接收到所述取反单元发送来的取反后的二进制整数表现形式，按照预设条件进行分项，并把分项结果发送到所述移位加子单元； 所述移位加子单元以精度参数为标准，分别对分项后二进制整数表现形式进行移位加计算，并将各分项的移位加计算结果发送到所述优选子单元； 所述优选子单元接收到所述移位加子单元发送来的各分项移位加计算结果后，按照预设标准进行优选，并将该优选结果发送到所述乘法单元。 进一步，所述乘法模块包括分配单元、乘法单元、求和单元及移位单元，其中，[0024] 所述分配单元接收到所述输入模块发送来的被除数与精度参数、所述记数转换模块发送来的整数位数及所述求倒数模块发送来的优选结果后，将该被除数与该优选结果发送到所述乘法单元，并将该整数位数与精度参数发送到所述求和单元； 所述乘法单元接收到所述分配单元发送来的被除数与优选结果后，计算出被除数与该优选结果的乘法计算结果，并将该乘法计算结果发送到所述移位单元；[0026] 所述求和单元接收到所述分配单元发送来的整数位数与精度参数后求出该整数位数与精度参数的和，并将该和发送到所述移位单元； 所述移位单元接收到所述乘法单元发送来的乘法计算结果及所述求和单元发送来的和后，以该和为该乘法计算结果中小数点左移的位数，最终得出二进制计算结果，并将该二进制计算结果发送到所述输出模块。[0028] 本实用新型具有如下优点 1、本实用新型采用记数转换模块、求倒数模块及乘法模块来实现除法的计算，不需要事先存贮大量的计算表格，硬件开销较小，只需要二进制的取反、加法、乘法等操作，处理环节较少，可以利用组合电路实现，处理时延较小。 2、本实用新型仅以四个简单的模块就实现了除法计算，整体结构简单，提高了数字信号处理速度。特别是在多个不同被除数被同一个除数相除的情况下，例如归一化处理、矩阵求逆等情况，其高效性和低复杂度特性更为突出。以下结合附图对本实用新型的实施方式作进一步说明
图1示出了本实用新型一种低复杂度低延时除法器工作原理示意图。
具体实施方式如图1所示，本实用新型包括输入模块1、记数转换模块2、求倒数模块3及乘法 模块4，其中 输入模块1用于输入除数、被除数及精度参数，并将该除数及被除数转换为二进 制数字后，将转换后的除数发送到记数转换模块2，将转换后的被除数发送到乘法模块4， 将精度参数分别发送到求倒数模块3及乘法模块4。 记数转换模块2接收到输入模块1发送来的转换后的除数后，计算出该除数的整 数位数，并将该整数位数发送到乘法模块4，同时，移动该除数中小数点的位置到该除数的 最高位前，将该除数变换为小数，并将该小数发送到求倒数模块3。 求倒数模块3接收到输入模块1发送来的精度参数及记数转换模块2发送来的小 数，求解出该小数倒数的以精度参数为整数位数的优选结果，并将该优选结果发送到乘法 模块4。 乘法模块4接收到输入模块1发送来的被除数与精度参数、记数转换模块2发送 来的整数位数及求倒数模块3发送来的优选结果，求出该计算的二进制计算结果。 本实用新型中还包括输出模块5，输出模块5接收到乘法模块4发送来的二进制计 算结果后进行转换，以数字输入时的进位制形式进行输出。 本实用新型中，记数转换模块2包括数据接收单元21、位数搜索单元22及数据转 换单元23，其中 数据接收单元21接收到输入模块1发送来的转换后的除数后，将该除数分别发送 到位数搜索单元22及数据转换单元23。 数据位数搜索单元22接收到数据接收单元21发送来的除数，搜索出该除数的整 数部分的位数后，将该位数发送到乘法模块4。 数据转换单元23接收到数据接收单元21发送来的除数，移动该除数中小数点的 位置到该除数的最高位前，将该除数变换为小数，并将该小数发送到求倒数模块3。 本实用新型中，求倒数模块3包括求整单元31、取反单元32及求解单元33，其中 求整单元31接收到输入模块1发送来的精度参数及记数转换模块2发送来的小数， 列出该小数倒数的以该精度参数为整数位数的二进制整数表现形式后发送到取反单元32。 取反单元32接收到求整单元31发送来的二进制整数表现形式后进行取反，并将 取反后的二进制整数表现形式发送到求解单元33。 求解单元33接收到取反单元32发送来的取反后的二进制整数表现形式，进行分 类移位加求解计算后，按照预设标准进行优选，并将该优选结果发送到乘法模块4。 本实用新型中，求解单元33包括分项子单元331、移位加子单元332及优选子单元 33，其中 分项子单元331接收到取反单元32发送来的取反后的二进制整数表现形式，按照 预设条件进行分项，并把分项结果发送到移位加子单元332。[0049] 移位加子单元332以精度参数为标准，分别对分项后二进制整数表现形式进行移 位加计算，并将各分项的移位加计算结果发送到优选子单元333。 优选子单元333接收到移位加子单元332发送来的各分项移位加计算结果后，按 照预设标准进行优选，并将该优选结果发送到乘法单元4。 本实用新型中，乘法模块4包括分配单元41、乘法单元42、求和单元43及移位单 元44，其中 分配单元41接收到输入模块1发送来的被除数与精度参数、记数转换模块2发送 来的整数位数及求倒数模块3发送来的优选结果后，将该被除数与该优选结果发送到乘法 单元42，并将该整数位数与精度参数发送到求和单元43。 乘法单元42接收到分配单元41发送来的被除数与乘积后，计算出被除数与该优 选结果的乘法计算结果，并将该乘法计算结果发送到移位单元44。 求和单元43接收到分配单元41发送来的整数位数与精度参数后求出该整数位数 与精度参数的和，并将该和发送到移位单元44。 移位单元44接收到乘法单元42发送来的乘法计算结果及求和单元43发送来的 和后，以该和为该乘法计算结果中小数点左移的位数，最终得出二进制计算结果，并将该二 进制计算结果发送到输出模块5。 下面结合本实用新型的一个具体实施例对本实用新型的实施方式作具体说明 向输入模块1中输入除数13、被除数31及精度参数7，输入模块1将输入除数13、 被除数31转换为二进制数字除数{1101}、被除数{11111}，将除数{1101}发送到记数转 换模块2，将被除数{11111}发送到乘法模块4，将精度参数7分别发送到求倒数模块3记 乘法模块4中的数据接收单元21。 数据接收单元21接收到输入模块1发送来的除数{1101}后，将该除数{1101}分 别发送到位数搜索单元22及数据转换单元23 ; 数据位数搜索单元22接收到数据接收单元21发送来的除数{1101}，搜索出该除 数{1101}的整数部分的位数4后，将该位数4发送到乘法模块4 ; 数据转换单元23接收到数据接收单元21发送来的除数{1101}，移动该除数中 小数点的位置到该除数的最高位前，将该除数{1101}变换为小数{0. 1101}，并将该小数 {0. 1101}发送到求倒数模块3中的求整单元31。 求整单元31接收到输入模块1中发送来的精度参数7及记数转换模块2中数据 转换单元23发送来的小数O. llOl，列出该小数O. 1101倒数的以该精度参数7为整数位数 的二进制整数表现形式{a6a5a4a3a2aia。}后发送到取反单元32。 取反单元32接收到求整单元31发送来的二进制整数表现形式{a6a5a4a3a2aia。}后 进行取反，二进制中取反过程就是当a = 0时取b = 1 ;反之，当a = 1时取b = O，则取反 结果为{bebsb^sbA^J并将取反后的二进制整数表现形式{bebsbAs^^lU发送到求解单元 33中的分项子单元331。 分项子单元331接收到取反单元32发送来的取反后的二进制整数表现形式 {bAbAbAK}，按照预设条件进行分项，得到分项结果s : <formula>formula see original document page 7</formula> 并把分项结果s发送到移位加子单元332。[0066] 移位加子单元332以精度参数7为标准，分别对分项后二进制整数s表现形式进
行移位加计算，计算如下 首先求取第一种中间值^，得Vi = (10b5b4b3b2bib。) + (0000bsb4b3b2) = {10010111} + {00000101} = {10011100} 然后求取第二中间值^，得V2 = {b5b4b3b2b1b00} + {00b5b4b3b2b1} + {0000b5b4b3} +{1010100} = {0101110} + {0001011} + {0000010} + {1010100} = {10001111} 并将上述两项的移位加计算结果K及V2发送到优选子单元333 ; 优选子单元333接收到移位加子单元332发送来的各分项移位加计算结果后，按
照预设标准进行优选， 当b5 = 0时，v = v" 当b5 = 1时，v = v2， 因为b5 = O，所以v = Vl = {10011100} 并将该优选结果{10011100}发送到乘法模块4中的分配单元41。 分配单元41接收到输入模块1发送来的被除数{11111}与精度参数7、记数转换
模块2发送来的整数位数4及求倒数模块3发送来的优选结果{10011100}后，将该被除数
{11111}与该优选结果{10011100}发送到乘法单元42，并将该整数位数4与精度参数7发
送到求和单元43。 乘法单元42接收到分配单元41发送来的被除数{11111}与优选结果{10011100} 后进行计算 C= {10011100} X {11111} = {1001011100100} 然后将该乘法计算结果{1001011100100}发送到移位单元44。 求和单元43接收到分配单元41发送来的整数位数4与精度参数7后求出该整数
位数与精度参数的和 d = 7+4 = 11 并将该和11发送到移位单元44。 移位单元44接收到乘法单元42发送来的乘法计算结果{1001011100100}及求和 单元43发送来的和ll后，以该和ll为该乘法计算结果{1001011100100}中小数点左移的 位数进行移位，最终得出二进制计算结果 E = {10. 01011100100} 然后将该二进制计算结果{10. 01011100100}发送到输出模块5。 输出模块5接收到乘法模块4发送来的二进制计算结果后进行转换，以十进制形
式输出，此时 E = {10. 01011100100} = 2. 3613 输出模块5以数字十进制形式E = 2. 3613进行输出。[0095] 在实际运算中31/13 = 2. 3846，本实施例的误差为 (2. 3846-2. 3613)/2. 3846X100%= 0. 98% 本实用新型在整个除法计算过程中，主要利用到两个选择器及两个求取Vl， v2的 加法器以及其他简单组合逻辑电路，结构简单，复杂度较低，适合低功耗要求。本实用新型 可利用组合电路单元搭建，可以实现低延时计算，从而减小整个处理算法的延时，提高实时 处理性能。 本实用新型在除法过程中先求除数的倒数，在有公共除数的一系列信号处理中， 优势尤其明显。比如，高阶星座比特似然值的归一化中，星座符号对应的每个比特的似然值 都需要除以相同的归一化参数NO，利用本实用新型，先求除数的倒数得到N和v，之后对每 个除法，就只需要完成最后的乘法操作就可以了 。 又如，一个矩阵除以一个实数，也存在多个被除数除以同一个除数的情况，利用本 实用新型，可以得到极低复杂度低延时的实现。 综上所述，以上仅为本实用新型的较佳实施例而已，并非用于限定本实用新型的 保护范围，因此，凡在本实用新型的精神和原则之内所作的任何修改、等同替换、改进等，均 应包含在本实用新型的保护范围之内。
权利要求一种低复杂度低延时除法器，其特征在于包括输入模块(1)、记数转换模块(2)、求倒数模块(3)及乘法模块(4)，所述输入模块(1)用于输入除数、被除数及精度参数，并将该除数及被除数转换为二进制数字后，将转换后的除数发送到所述记数转换模块(2)，将转换后的被除数发送到所述乘法模块(4)，将精度参数分别发送到所述求倒数模块(3)及所述乘法模块(4)；所述记数转换模块(2)接收到所述输入模块(1)发送来的转换后的除数后，计算出该除数的整数位数，并将该整数位数发送到所述乘法模块(4)，同时，移动该除数中小数点的位置到该除数的最高位前，将该除数变换为小数，并将该小数发送到所述求倒数模块(3)；所述求倒数模块(3)接收到所述输入模块(1)发送来的精度参数及所述记数转换模块(2)发送来的小数，求解出该小数倒数的以精度参数为整数位数的优选结果，并将该优选结果发送到所述乘法模块(4)；所述乘法模块(4)接收到所述输入模块(1)发送来的被除数与精度参数、所述记数转换模块(2)发送来的整数位数及所述求倒数模块(3)发送来的优选结果，求出该计算的二进制计算结果。
2. 如权利要求l所述的低复杂度低延时除法器，其特征在于还包括输出模块(5)，所述输出模块(5)接收所述乘法模块(4)的二进制计算结果后进行转换，以数字输入时的进位制形式进行输出。
3. 如权利要求2所述的低复杂度低延时除法器，其特征在于所述记数转换模块(2)包括数据接收单元(21)、位数搜索单元(22)及数据转换单元(23)，其中，所述数据接收单元(21)接收到所述输入模块(1)发送来的转换后的除数后，将该除数分别发送到位数搜索单元(22)及数据转换单元(23);所述数据位数搜索单元(22)接收到所述数据接收单元(21)发送来的除数，搜索出该除数的整数部分的位数后，将该位数发送到所述乘法模块(4);所述数据转换单元(23)接收到所述数据接收单元(21)发送来的除数，移动该除数中小数点的位置到该除数的最高位前，将该除数变换为小数，并将该小数发送到所述求倒数模块(3)。
4. 如权利要求3所述的低复杂度低延时除法器，其特征在于所述求倒数模块(3)包括求整单元(31)、取反单元(32)及求解单元(33)，其中，所述求整单元(31)接收到所述输入模块(1)发送来的精度参数及所述记数转换模块(2)发送来的小数，列出该小数倒数的以该精度参数为整数位数的二进制整数表现形式后发送到所述取反单元(32);所述取反单元(32)接收到所述求整单元(31)发送来的二进制整数表现形式后进行取反，并将取反后的二进制整数表现形式发送到所述求解单元(33);所述求解单元(33)接收到所述取反单元(32)发送来的取反后的二进制整数表现形式，进行分类移位加求解计算后，按照预设标准进行优选，并将该优选结果发送到所述乘法模块(4)。
5. 如权利要求4所述的低复杂度低延时除法器，其特征在于所述求解单元(33)包括分项子单元(331)、移位加子单元(332)及优选子单元(33)，其中，所述分项子单元(331)接收到所述取反单元(32)发送来的取反后的二进制整数表现形式，按照预设条件进行分项，并把分项结果发送到所述移位加子单元(332);所述移位加子单元(332)以精度参数为标准，分别对分项后二进制整数表现形式进行移位加计算，并将各分项的移位加计算结果发送到所述优选子单元(333);所述优选子单元(333)接收到所述移位加子单元(332)发送来的各分项移位加计算结果后，按照预设标准进行优选，并将该优选结果发送到所述乘法单元(4)。
6.如权利要求5所述的低复杂度低延时除法器，其特征在于所述乘法模块(4)包括分配单元(41)、乘法单元(42)、求和单元(43)及移位单元(44)，其中，所述分配单元(41)接收到所述输入模块(1)发送来的被除数与精度参数、所述记数转换模块(2)发送来的整数位数及所述求倒数模块(3)发送来的优选结果后，将该被除数与该优选结果发送到所述乘法单元(42)，并将该整数位数与精度参数发送到所述求和单元(43);所述乘法单元(42)接收到所述分配单元(41)发送来的被除数与优选结果后，计算出被除数与该优选结果的乘法计算结果，并将该乘法计算结果发送到所述移位单元(44);所述求和单元(43)接收到所述分配单元(41)发送来的整数位数与精度参数后求出该整数位数与精度参数的和，并将该和发送到所述移位单元(44);所述移位单元(44)接收到所述乘法单元(42)发送来的乘法计算结果及所述求和单元(43)发送来的和后，以该和为该乘法计算结果中小数点左移的位数，最终得出二进制计算结果，并将该二进制计算结果发送到所述输出模块(5)。
专利摘要本实用新型提供了一种低复杂度低延时除法器，包括输入模块、记数转换模块、求倒数模块乘法模块及输出模块，输入模块用于输入除数、被除数及精度参数，并进行转换后分别发送到乘法模块、求倒数模块及乘法模块；记数转换模块计算出除数的整数位数，并发送到乘法模块，将该除数变换为小数发送到求倒数模块；求倒数模块求解出该小数倒数的以精度参数为整数位数的优选结果发送到乘法模块；乘法模块求出二进制计算结果发送到输出模块。本实用新型不需要事先存贮大量的计算表格，硬件开销较小，只需要二进制的取反、加法、乘法等操作，处理环节较少，可以利用组合电路实现，处理时延较小。
文档编号G06F7/535GK201508545SQ20092016826
公开日2010年6月16日 申请日期2009年9月2日 优先权日2009年9月2日
发明者龚明 申请人:中兴通讯股份有限公司