液体容纳体的制作方法

专利名称：液体容纳体的制作方法
技术领域：
本发明涉及具备存储装置的液体容纳体，以及对液体容纳体所具备的存储装置的 访问控制方法t二関13。
背景技术：
具备存储装置的液体容纳体，例如墨盒已被实际应用(例如参见专利文献1)。为 了提高存储在存储装置中的数据的可靠性，人们提出了例如如下的技术在对存储装置写 入数据生成错误校正码并预先存储在存储装置内，当从存储装置读出数据时使用所存储的 错误校正码来检测所读出的数据中是否产生了错误(例如参见专利文献2)。但是，当在存储装置内存储错误校正码时，会导致存储装置的存储容量增大、即导 致存储装置的大小增大，因而会有小容量的存储装置的成本升高的问题。此外，近年来，存 储装置内所存储的数据的可靠性得到提高，尤其在通信路径中具有机械触点的系统中，数 据产生错误的原因只要是触点不良，以及噪声等通信路径上的因素。另外，上述问题不仅在液体容纳体所具备的存储装置中存在，在单独使用的存储 装置中同样也会产生。

发明内容
本发明是为了解决上述问题而作出的，其目的在于提高存储装置中所存储的数据 的可靠性。为了解决上述问题的至少一部分，本发明采用了以下各种方式。第1方式提供一种具备存储装置的液体容纳体。第1方式中的液体容纳体存储装 置的液体容纳体包括存储数据的存储元件；错误检测电路，当接收到应当写入所述存储 元件的写入数据时，对所述接收到的写入数据进行错误检测；和读写控制部，该读写控制部 控制对所述存储元件的数据读写，当由所述错误检测电路检测到所述接收到的写入数据的 错误时，不执行所述接收到的写入数据对所述存储元件的写入。根据第1方式中的液体容纳体，当检测出所接收到写入数据的错误时，不执行接 收到的写入数据对存储元件的写入，因此能够提高存储装置中存储的数据的可靠性。第1方式中的液体容纳体还可以包括用于存储所述错误检测的结果的错误检测 结果存储部。此时，不必对写入到存储装置中的数据进行确认处理，能够基于错误检测结果 存储部来检测写入数据的错误的产生。在第1方式的液体容纳体中，所述存储元件是顺序访问型的存储元件，当由所述 错误检测电路检测到所述接收的写入数据的错误时，所述读写控制部可以不将以后接收的 写入数据写入所述存储元件。此时，能够防止并避免错误的写入数据的写入。在第1方式的液体容纳体中，所述存储元件是顺序访问型的存储元件，当由所述 错误检测电路检测到所述接收到的写入数据的错误时，针对以后接收的写入数据，所述读 写控制部将所述错误检测电路没有检测到错误的写入数据向所述存储元件写入。此时，能够防止并避免错误的写入数据的写入，同时还能够执行写入处理。在第1方式的液体容纳体中，可以是在所述写入数据上附加有写入命令和错误 检测符号，所述错误检测电路根据所述写入命令来判断数据是否是应当写入所述存储元件 的所述写入数据，并使用所述错误检测符号对所述接收到的写入数据进行错误检测。此时， 能够针对附加了写入命令的数据进行错误检测。第2方式提供一种系统，该系统包括具备存储装置的液体容纳体、和对存储装置 进行数据的写入和读出的计算机。在第2方式的系统中，所述计算机包括错误符号付与电 路，对应当写入所述存储装置的数据附加错误符号来生成写入数据；和发送部，将所述写入 数据发送给所述存储装置；所述液体容纳体包括存储数据的存储元件；错误检测电路，当 接收到所述写入数据时，对所述接收到的写入数据进行错误检测；读写控制部，该读写控制 部控制对所述存储元件的数据读写，当由所述错误检测电路检测到所述接收的写入数据的 错误时，不执行所述接收到的写入数据对所述存储元件的写入。根据第2方式的系统，通过计算机对应当写入的数据附加错误符号，当液体容纳 体检测到所接收的写入数据的错误时，不执行写入数据对存储元件的写入，因此能够提高 存储装置中存储的数据的可靠性。在第2方式的系统中，所述液体容纳体还包括用于存储所述错误检测的结果的 错误检测结果存储部，当所述存储装置中的所述错误检测结果存储部中所存储的结果表示 错误检测时，所述计算机将能够写入所述存储装置的全部的写入数据发送给所述存储装 置。此时，不必对写入到存储装置中的数据进行确认处理，能够将存储装置中存储的数据重 写为正确的数据。在第2方式的系统中，所述存储装置的存储元件是顺序访问型的存储元件，所述 计算机的所述错误符号付与电路还能够生成具有错误符号的发送用编码数据，所述计算 机将所述发送用编码数据发送给所述存储装置，直至达到所述存储装置中的期望的地址为 止，当到达所述存储装置中的期望的地址后，将所述写入数据发送给所述存储装置。此时， 对于具备顺序访问型存储元件的存储装置，能够加速对期望地址的写入处理。第3方式提供一种对液体容纳体所配备的存储装置的访问控制方法。第3方式的 访问控制方法是当接收到应当写入所述存储装置所具有的存储元件的写入数据时，对所 述接收到的写入数据进行错误检测，当由所述错误检测电路检测到所述接收到的写入数据 的错误时，不执行所述接收到的写入数据对所述存储元件的写入。根据第3方式中的访问控制方法，当检测到所接收到的写入数据的错误时，不执 行接收到的写入数据对存储元件的写入，因此能够提高存储装置中存储的数据的可靠性。 此外，第3方式与第1方式同样能够以各种方式实现。另外，第3方式能以计算机程序、CD、 DVD、HDD等计算机可读介质中记录的计算机程序来实现。第4方式提供一种存储装置。第4方式的存储装置包括存储数据的存储元件；错 误检测电路，当接收到应当写入所述存储元件的写入数据时，对所述接收到的写入数据进 行错误检测；和读写控制部，该读写控制部控制对所述存储元件的数据读写，当由所述错误 检测电路检测到所述接收到的写入数据的错误时，不执行所述接收到的写入数据对所述存 储元件的写入。根据第4方式的存储装置，当检测出所接收到的写入数据的错误时，不执行接收到的写入数据对存储元件的写入，因此能够提高存储装置中存储的数据的可靠性。第5方式提供一种电路基板。第5方式的电路基板包括半导体装置以及与所述 半导体装置电连接的一个或多个外部端子，所述半导体装置包括存储数据的存储元件； 错误检测电路，当接收到应当写入所述存储元件的写入数据时，对所述接收到的写入数据 进行错误检测；读写控制部，该读写控制部控制对所述存储元件的数据读写，当由所述错误 检测电路检测到所述接收到的写入数据的错误时，不执行所述接收到的写入数据对所述存 储元件的写入。根据第5方式的电路基板，当检测出所接收到的写入数据的错误时，不执行接收 到的写入数据对存储元件的写入，因此能够提高存储装置中存储的数据的可靠性。


图1是表示本实施例中的半导体存储装置的功能性的内部结构的框图；图2是示意性地表示对本实施例中的半导体存储装置输入的写入数据列的一个 例子的说明图；图3是示意性地表示本实施例中的包括作为计算机的主机和半导体存储装置的 系统的说明图；图4是表示对本实施例中的半导体存储装置进行访问控制时在半导体存储装置 中执行的处理例程的流程图；图5是表示对本实施例中的半导体存储装置进行访问控制时在主机中执行的处 理例程的流程图；图6是表示对本实施例中的半导体存储装置进行访问控制时在主机中利用错误 检测结果执行的处理例程的流程图；图7是表示对本实施例中的半导体存储装置进行访问控制时在主机中为了实现 对期望的地址迅速地写入而执行的处理例程的流程图；图8是表示液体容纳体的一个例子的说明图；图9是表示第2实施例中的半导体装置的功能性内部结构的框图；图10是表示作为液体容纳体的墨盒的简要结构的说明图；图11是表示本实施例中的印刷装置的结构以及印刷装置与墨盒之间的连接方式 的说明图；图12是表示对本实施例中的半导体存储装置进行访问控制时在半导体装置中执 行的处理例程的流程图；图13是表示对本实施例中的半导体装置进行写入访问时在作为主机的印刷装置 中执行的处理例程的流程图；图14是表示当对本实施例中的半导体装置进行写入时，因数据有错误而出现无 法写入的错误检测，当访问时在印刷装置中利用错误检测结果而执行的处理例程的流程 图。
具体实施例方式第1实施例
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以下，参照附图对第1实施例中的半导体存储装置以及半导体存储装置中的访问 控制方法，基于实施例来进行说明。半导体存储装置的结构参照图1和图2对本实施例中的半导体存储装置的结构进行说明。图1是表示本 实施例中的半导体存储装置的功能性内部结构的框图。图2是适应性地表示对本实施例中 的半导体存储装置输入的写入数据列的一个例子的说明图。本实施例中的半导体存储装置10是从外部执行访问目的地地址、无需输入地址 数据的顺序访问方式的存储装置。半导体存储装置10包括存储器阵列100、地址计数器 110、ID比较器130、读/写控制器140、错误检测操作解码器150。各个电路通过双向总线 式的信号线而被连接。另外，有时至少将ID比较器130、读/写控制器140、错误检测操作 解码器150总称为存储器控制部。存储器阵列100是具有能够对数据进行电擦除、电写入的EEPROM特性的存储区 域。存储器阵列100中具备多个存储1位信息的数据单元(存储器单元)。例如，当在1行 中以8地址(数据8位的量的地址)为规定的地址单位而配备，在1列中配置16个数据单 元(16字)时，存储器阵列100能够存储16字X8位(128位)的数据。存储器阵列100 的一部分中具备错误检测结果存储区域EB，其表示错误检测处理的结果、即是否检测出了 错误。错误检测结果存储区域EB例如是1位的区域，当通过错误检测操作解码器150检测 到写入数据中有错误时，经由读/写控制器140记录“1”，当在写入数据没有检测到错误时 记录“0”。另外，错误检测结果存储区域EB也可以作为不同于存储器阵列100的存储装置、 例如寄存器而被具备。当被检测到错误的写入数据的写入步骤完成时，错误检测结果存储 区域EB被重置为“0”。如上所述，本实施例中的存储器阵列100尽管具备以8位为单位的多个行，但并不 是各行独立的数据单元列，也就是说，是通过将1个数据单元列以8位为单位进行弯折而实 现的。即，只不过是为了方便而将包含第9位的行称为第2字节，将包含第17位的行称为 第3字节而已。其结果是，为了访问存储器阵列100中的期望的地址，需要从开头依次进行 访问，即进行所谓的顺序访问方式的访问，而无法进行随机访问方式下所能进行的直接对 期望的地址的访问。存储器阵列100的各数据单元上连接着字线与位(数据)线，通过选择对应的字 线(行)(施加选择电压)，给对应的位线施加写入电压，从而将数据写入数据单元。此外， 选择对应的字线(行)，将对应的位线与读/写控制器140连接，检测有无电流，将数据单元 的数据(1或0)读出。另外，本实施例中的规定地址单位，可以说是指通过给1根字线施加 写入电压而能够写入的地址数(数据单元数)。存储器阵列100具备未图示的纵列选择电路，其根据由地址计数器110计数的外 部时钟脉冲数而依次将列(位线)与读/写控制器140连接。存储器阵列100还具备未图 示的行选择电路，其根据由地址计数器110计数的外部时钟脉冲数而依次将选择电压施加 给行(字线)。如上所述，本实施例的半导体存储装置10中，不使用地址数据对存储器阵列 100执行访问，而专门基于由地址计数器110计数的时钟脉冲数，执行对期望地址的访问。地址计数器110与重置信号端子RSTT、时钟信号端子SCKT、读/写控制器140、存 储器阵列100连接。地址计数器110通过将经由重置信号端子RSTT而输入的重置信号设为0而重置为初始值，在重置信号变为1后与经由时钟信号端子SCKT输入的时钟脉冲的下 降沿同步对时钟脉冲数进行计数(增加计数值)。本实施例中使用的地址计数器110是8位的地址计数器，其对应存储器阵列100 的1行数据单元数(位数)存储8个时钟脉冲数。另外，初始值只要与存储器阵列100的 开头位置相关联付即可，可以是任何值，通常将0用作初始值。ID比较器130与时钟信号端子SCKT、数据信号端子SDAT、重置信号端子RSTT连 接，判定经由数据信号端子SDAT输入的输入数据列中包含的识别数据与存储器阵列100中 存储的识别数据是否一致。具体来说，ID比较器130从读/写控制器140获取重置信号 RST被输入后所输入的操作码的开头3位的数据、即识别数据。ID比较器130具有存储图 2所示的输入数据列中包含的开头3位的识别数据的3位寄存器(未图示)，和存储经由读 /写控制器140从存储器阵列100的指定地址获取的最上位3位的识别数据的3位寄存器 (未图示)，通过判定两寄存器的值是否一致来判定识别数据是否一致。当两个识别数据一 致时，ID比较器130将访问允许信号AEN送出到读/写控制器140。而当重置信号RST被 输入(RST = 0或LOW)时，则ID比较器130清空寄存器的值。读/写控制器140与ID比较器130、错误检测操作解码器150、时钟信号端子SCKT、 数据信号端子SDAT、重置信号端子RSTT连接。读/写控制器140是如下电路等待来自错 误检测操作解码器150的写入允许信号TON的输入，将半导体存储装置10的内部动作切换 到写入动作，当没有写入允许信号WEN的输入时，切换到读出动作。具体来说，读/写控制器140根据有无写入允许信号WEN的输入，切换控制对存储 器阵列100的数据传输方向以及对数据信号端子SDAT的(与数据信号端子SDAT连接的信 号线的)数据传输方向。读/写控制器140具有针对来自数据信号端子SDAT的输入信号 线，从数据信号端子SDAT输入的写入数据中，临时存储操作码以后的8位写入数据的8位 寄存器(未图示)、以及存储从存储器阵列100读出的数据的寄存器(未图示)。8位寄存器将从数据信号端子SDAT经由输入信号线而输入的数据列(MSB)保持到 8位，一旦8位的量圆满，则将所保持的8位数据写入存储器阵列100。读/写控制器140在电源接通时，通过输入重置信号(0)使半导体存储装置10成 为重置状态，在该重置时，将对存储器阵列100的数据传输方向设定为读出方向，将与数据 信号端子SDAT连接的信号线设为高阻抗，由此禁止对数据信号端子SDAT的数据传输。维 持该状态直到从错误检测操作解码器150输入了写入允许信号WEN为止。因此，解除重置 状态而重置信号(重置信号(1))输入后经由数据信号端子SDAT输入的数据列的开头4位 数据不被写入存储器阵列100，另一方面，存储器阵列100的开头4位所存储的数据被送出 给ID比较器130。其结果是，存储器阵列100的开头4位为读出专用状态。读/写控制器140等待来自错误检测操作解码器150的写入允许信号WEN、以及来 自ID比较器130的访问允许信号AEN的输入，开始写入处理。另一方面，当没有从错误检 测操作解码器150输入写入允许信号WEN时，等待来自ID比较器130的访问允许信号AEN 的输入，开始读出处理。在写入处理时，如接收到相当于能够写入区域的开头地址相当的数个时钟脉冲输 入，读/写控制器140将总线信号线的数据传输方向切换为写入方向。如接收到与能够写 入区域的终端地址相当的数个时钟脉冲输入，则读/写控制器140将总线信号线的数据传
8输方向切换为读出方向。写入所必需的写入电压，例如由未图示充电泵电路生成。在读出处理时，如接收到与能够写入区域的开头地址相当的数个时钟脉冲输入， 则读/写控制器140将总线信号线的数据传输方向切换为读出方向。在本实施例中，当写入数据中存在错误时，不执行该写入数据对存储器阵列100 的写入。即，使用错误校正码的技术，当由于外部噪声等而在从主机输入的写入数据列中产 生了错误时，至少该写入数据列对存储器阵列100的写入不被执行，由此存储器阵列100中 存储的数据的可靠性得以提高。该功能由以下说明的错误检测操作解码器150提供。错误检测操作解码器150经由信号线与重置信号端子RSTT、读/写控制器140连 接。错误检测操作解码器150例如与重置信号RST被输入后的第4 第8个时钟信号同 步，取入经由数据信号端子SDAT输入的数据列中包含的写入/读出控制信息(跟在3位 的ID信息之后的5位信息)。这里，错误检测操作解码器150使用被输入的ID信息、写入 /读出控制信息(R/W命令)、跟在5位的写入/读出控制信息之后的第9位的命令奇偶位 (CP位)来执行错误检测处理。当命令奇偶位(CP位)所示的奇偶值与利用ID信息和写 入/读出控制信息而算出的奇偶值相一致时，错误检测操作解码器150判断为是有效的命 令，当二者不一致时判断为是无效的命令。当判断写入/读出控制信息是有效的命令，并且 表示写入命令时，针对接着输入的写入数据列执行错误检测处理。另一方面，当判断出写入 /读出控制信息表示读出命令时，或判断为是无效的命令时，错误检测操作解码器150不对 输入的数据列执行错误检测处理。当输入的数据列是写入数据时，错误检测操作解码器150如图2所示使用8位的 写入数据分组和跟在其后的1位数据奇偶位(DP位)来执行错误检测处理。当数据奇偶位 (DP位)表示的奇偶值与使用写入数据分组而算出的奇偶值相一致时，错误检测操作解码 器150判断位在写入数据分组中没有产生错误，当二者不一致时判断为在写入数据分组中 产生了错误。使用奇偶位的数据错误检测处理对于本领域技术人员来说是公知的技术，因 而省略具体说明。错误检测操作解码器150 U，当判断为在写入数据分组中没有产生错误 时，将写入允许信号WEN输出给读/写控制器140，并将错误检测结果存储区域EB的值设为 “0”。另一方面，当错误检测操作解码器150判断为在写入数据分组中产生了错误时，不输 出写入允许信号WEN，并且对错误检测结果存储区域EB写入“ 1 ”。包含半导体存储装置的系统的结构图3是示意性地表示本实施例中包括作为计算机的主机与半导体存储装置的系 统的说明图。主机30与各半导体存储装置10经由时钟信号线CL、数据信号线DL、重置信号线 RL，以总线方式连接。即，各半导体存储装置10经由共用的各信号线而连接至主机30。主 机30包括通过内部配线而相互连接的数据生成部31、编码电路32以及输入输出部33。数 据生成部31生成用于识别作为写入对象的半导体存储装置10的识别信息(ID)、写入命令、 包含作为写入对象的数据分组的数据列。在本实施例中，半导体存储装置10是顺序访问型 的存储装置，对半导体存储装置10的数据写入是以1字节(8位)为单位而执行的，因而生 成与存储器阵列100的各行对应的1或多个包含8位的写入数据分组的数据列。更具体地 说，根据应写入的数据，生成从写入开始行到包含作为写入对象的数据的存储位置(地址) 的行为止的、包含多个写入数据分组的数据列。另外，为了一次写入即完成对期望数据的写入，也可以将存储器阵列100中的各能重写数据(也称为更新数据)的存储区域预先分配 给同一个行。编码电路32首先利用识别信息和读/写命令(R/W)生成命令奇偶位(CP位)，并 将其插入到读/写命令的身后，生成将数据列编码了的数据。接着，编码电路32利用写入 数据生成1或多个8位的写入数据分组，利用所生成的各写入数据分组来生成对应的1或 多个数据奇偶位(DP位)。编码电路32将所生成的各数据奇偶位(DP位)写入到所生成 的各8位写入数据分组身后的1位，由此执行对数据列的编码处理。具体来说，如图2所例 示的那样生成具有如下结构的数据列开头3位是识别信息，第4 8位是读/写命令(R/ W)，第9位是命令奇偶位(CP位)，第10 17位是第1写入数据分组，第18位是数据奇偶 位(DP位)，第19 26位是第2写入数据分组，第27位是数据奇偶位(DP位)。输入输出 部33与时钟信号线CL、数据信号线DL、重置信号线RL连接，向半导体存储装置10发送时 钟信号SCK、重置信号RST，在与半导体存储装置10之间交换数据信号SDA。在本实施例中， 主机30与经由时钟信号线CL被供应给半导体存储装置10的时钟信号同步，将所生成的数 据列经由数据信号线DL—位一位地发送给半导体存储装置10。在开始对半导体存储装置 10的写入或读出的访问时，主机30首先向半导体存储装置10发送解除半导体存储装置10 的重置状态的重置信号1，然后，如上所述与时钟信号同步地执行数据传输。在结束对半导 体存储装置10的写入或读出的访问时，主机30向半导体存储装置10发送用于使半导体存 储装置10成为重置状态的重置信号0。半导体存储装置的动作参照图4对本实施例中的半导体存储装置10的动作进行说明。图4是表示对本实 施例中的半导体存储装置进行访问控制时在半导体存储装置中执行的处理例程的流程图。 另外，在以下的例子中，针对主机30与多个半导体存储装置10总线连接的情况进行说明。半导体存储装置10当从主机30接收到数据时(步骤S100)，对数据(数据列)中 包含的ID和读/写命令位的有效性进行判定。具体来说，通过错误检测操作解码器150，对 接收到的数据(数据列)中包含的命令奇偶位(CP位)与使用ID和读/写命令位的奇偶 运算的结果进行比较，当二者相一致时检测为所接收到的ID和读/写命令没有错误，当二 者不一致时检测为所接收到数据有错误(步骤S101)。当检测到错误时(步骤SlOl 是)， 半导体存储装置10向存储器阵列100的错误检测结果存储区域EB中写入“1”，结束本处理 例程。具体来说，通过错误检测操作解码器150，经由读/写控制器140执行对存储器阵列 100的写入。当判定为ID和读写命令有效时(步骤SlOl 否)，半导体存储装置10判定数据 (数据列)所包含的ID是否与自身的ID相一致(步骤S102)。在本实施例中，各半导体存 储装置10经由共用的时钟信号线CL、数据信号线DL、重置信号线RL与主机30总线连接， 因此从主机30发送的数据被发送给各半导体存储装置10。具体来说，ID的判定如上所述， 通过ID比较器130判断接收到的数据列中所包含的识别信息是否与存储器阵列100所存 储的识别信息相一致。当判定为两个ID不一致时(步骤S102 否)，半导体存储装置10判断为所接收的 数据列不是针对自身的数据列，结束对本次访问的处理例程。当判定为两个ID —致时(步骤S102 是)，半导体存储装置10判定是否要求写入所接收的数据(步骤S104)。具体来说，如上所述，通过错误检测操作解码器150，对所接 收到的数据列中包含的读/写命令位进行解析，判定是否是写入要求或读出要求中的某一 个。此夕卜，ID比较器130当两个ID—致时，向读/写控制器140发送访问允许信号AEN。 另外，尽管在本实施例中，ID比较器130是向读/写控制器140发送访问允许信号AENJfi 也可以是向错误检测操作解码器150发送。此时，错误检测操作解码器150在接收到访问 允许信号AEN时，执行读/写命令位的解释。当判定为不要求写入所接收的数据、即要求读出时(步骤S104:否)，半导体存储 装置10执行从存储器阵列100读出期望的数据的读出处理(步骤S106)，结束本处理例程 (针对本次访问的处理)。从存储器阵列100的期望的数据的读出，通过读/写控制器140 如上述那样执行。半导体存储装置10当判定为要求写入所接收的数据时(步骤S104 是)，对数据 列的错误进行检测(步骤S108)。具体来说，如上所述，通过错误检测操作解码器150，对数 据列中包含的数据奇偶位与使用写入数据的奇偶运算的结果进行比较，当二者一致时检测 为所接收的数据没有错误，当二者不一致时检测为所接收的数据中有错误。半导体存储装置10当没有检测到错误时(步骤S108 否)，将所接收的数据写入 存储器阵列100 (步骤S110)，结束本处理例程。具体来说，如上所述，从错误检测操作解码 器150向读/写控制器140发送写入允许信号WEN，读/写控制器140将所接收的8位数据 写入存储器阵列100的规定地址(行)。半导体存储装置10当检测到错误时(步骤S108 是)，向存储器阵列100的错误 检测结果存储区域EB写入“1”，结束本处理例程。具体来说，如上所述，通过错误检测操作 解码器150，经由读/写控制器140执行对存储器阵列100的写入。另外，当存储器阵列100中的写入数据的存储地址是上位地址时，重复执行上述 的处理例程直到包含该地址的行。另外，当在步骤S108中检测到错误时，针对后续数据的 写入采取以下方式。(1)检测到错误后，不受理以后的写入要求。根据本实施例，当在处理中的写入数据中检测到错误时，不将该写入数据写入存 储器阵列100。采用该方式时，不仅针对该写入数据，针对后续发送过来的写入数据分组也 不执行写入。例如，当由于主机30与半导体存储装置10的触点端子上的接触不良而导致 产生数据错误时，在以后写入数据中还可能产生错误，通过采用该方式，能够防止对存储器 阵列100写入错误的写入数据。另外，写入数据对存储器阵列100的写入禁止例如可以通 过特定的命令、规定次数的重置信号的输入、电源关闭、触点取消及重构(半导体存储装置 10的装卸)来消除。具体来说，例如，通过接收用于获取错误检测结果的错误检测结果确认 命令，错误检测操作解码器150经由读/写控制器140读出存储器阵列100中的错误检测 结果存储区域EB的值，并且写入“0”。或者，也可以在半导体存储装置10的卸载指示以及 卸载检测后向错误检测结果存储区域EB写入“0”。(2)检测到错误后，不执行该写入数据分组的写入，但受理以后的写入要求。当采用该方式时，尽管不执行该写入数据分组的写入，但针对后续发送过来的的 写入数据分组，使用写入数据分组与写入数据分组身后的1位数据奇偶位来执行错误检测 处理，如果没有检测到错误则执行写入。通过采取该对策，后述的有意地发送包含错误的写入数据分组，用于迅速地对期望的地址执行写入的处理成为可能。当采用该方式时，例如，当对剩余的数据的写入结束的时刻，可以对没有执行写入 的地址(没有执行写入的写入数据分组)再次执行写入。即，能基于主机30侧所记录的、 对某个地址的数据写入是否未完成的信息来执行再次写入。(3)检测到错误后，执行该写入数据分组的再次写入。主机30管理在半导体存储装置10中检测到错误的数据是与存储器阵列100中的 哪个地址对应的数据，针对未完成写入的写入数据分组可以再次执行编码处理并将其发送 给半导体存储装置10。根据该方式，能够执行用于立即消除所产生的写入错误的动作。根据以上说明的本实施例中的半导体存储装置10，当在所接收的写入数据中检测 到错误时不对存储器阵列100执行写入，因此能够提高半导体存储装置10中所存储的数据 的可靠性。半导体存储装置10由于具备错误检测结果存储区域EB，因此不用对全部的能够 写入区域执行将写入数据与写入到存储器阵列100中的已有数据进行比较的校验处理，即 可判定存储器阵列100的数据是否是正确的数据，即，判定是否是与应写入的数据相一致 的数据。例如，即使当电源不当地被掐断时，也能够容易地判定掐断前存在错误的写入数据 是否有写入要求。因此，例如，当错误检测结果存储区域EB表示写入数据的错误检测时，无 需执行花费时间的校验处理，能够立即再次执行全部写入数据的写入，当错误检测结果存 储区域EB不表示写入数据的错误检测时，针对未完成写入的数据重新开始写入即可。主机的动作图5是表示对本实施例中的半导体存储装置进行访问控制时在主机中执行的处 理例程的流程图。主机30使用未图示的存储装置中所存储的应写入数据，在本次的写入循 环中生成应发送给半导体存储装置10的写入数据(步骤S200)。另外，在本实施例中，将与 存储器阵列100的行对应的1字节写入数据列的发送作为1次写入循环来进行说明。具体 来说，如上所述，通过数据生成部31生成数据列，该数据列包括应写入的数据、用于识别 作为写入对象的半导体存储装置10的ID、写入命令、作为写入对象的数据。主机30对生成的写入数据进行编码t石(步骤S202)。具体来说，如上所述，通过 编码电路32，利用读/写命生成命令奇偶位，利用写入数据分组生成数据奇偶位，在所生成 的数据列的从开头起的第9位写入命令奇偶位，在第18位写入数据奇偶位，由此数据列被 编码。主机30将被编码的写入数据列输出给数据信号线DL，发送给包含期望的半导体 存储装置的各半导体存储装置10 (步骤S203)。当从半导体存储装置10接到写入错误的信 号时(步骤S204:是)，主机30结束本处理例程。即，即使当后续的写入循环中存在应写入 的数据时，写入也不执行。另外，从半导体存储装置10向主机30的写入错误信号的发送， 是由错误符号操作解码器150生成，而向主机30发送的。当没有从半导体存储装置10接到写入错误的信号时(步骤S204 否)，主机30判 定在后续的写入循环中是否存在应写入的数据(步骤S205)，当不存在时(步骤S205 否)， 结束本处理例程。另一方面，当在后续的写入循环中存在应写入的数据时(步骤S205 是)，转到步 骤S200，生成写入数据，重复执行直到步骤S204的各个步骤。
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根据以上说明的主机30，能够将被编码的写入数据发送给半导体存储装置10，因 此通过与半导体存储装置10 —同使用，能够防止存在错误的写入数据被写入。图6是表示当对本实施例中的半导体存储装置进行访问控制时在主机中利用错 误检测结果执行的处理例程的流程图。 以下，对主机30利用错误检测结果时所执行的访问控制进行说明。主机30和半导 体存储装置10例如通过串行通信方式进行通信。主机30向数据信号线DL输出包含期望 写入的半导体存储装置的ID、读出命令的数据列，并且向时钟信号线CL输出与错误检测结 果存储区域EB的地址对应的时钟脉冲，读出错误检测结果存储区域EB的值(步骤S210)。 即，在针对期望的半导体存储装置的写入处理中，判定是否在写入数据中检测到错误。另 外，当错误检测结果存储区域EB被配置在存储器阵列100外的寄存器中时，主机30访问该 寄存器，获取错误检测结果。主机30判定错误检测结果存储区域EB的值是否为“1”(步骤S211)，当为“1”时， 即检测到了错误时(步骤S211 是)，获取未图示的存储装置中存储的作为写入对象的全部 数据、即与存储器阵列100的可擦写区域对应的数据(步骤S212)。这里，所谓与可擦写区 域对应的数据，也可以说是能够写入的数据，例如与液体量(余量或消耗量)、液体容纳体 对主机30的安装次数(半导体存储装置10与主机30之间的接触次数)这样的信息相关 的数据。主机30使用读/写命令(R/W)生成命令奇偶位，发送给半导体存储装置10。主机 30按照写入单位、即按照字节单位生成写入数据(写入数据分组)(步骤S213)。主机30 使用所生成的写入数据分组来生成数据奇偶位，配置在前述的位置上并对写入数据分组进 行编码(步骤S214)，发送给半导体存储装置10(步骤S215)。另外，各步骤的具体处理已 经参照图5说明过了，故省略说明。当存在下一个写入数据分组时(步骤S216 是)，主机30重复执行步骤S213 S215的处理，直至基于所获取的全部数据的写入数据分组的写入结束。如果不存在下一个 写入数据(步骤S216 否)，则主机30结本处理例程。当错误检测结果存储区域EB的值为“0”时，S卩，当没有检测到错误时(步骤S211 否)，主机30执行利用图5说明的通常的写入处理电(步骤S200)，结束本处理例程。根据以上说明的主机30，当对半导体存储装置10写入数据时，通过对错误检测结 果存储区域EB进行读出，能够判断被写入到半导体存储装置10的数据是否与应写入的数 据对应，即，能够判断在写入时是否产生了写入错误。因此，例如即使当电源被不当地掐断 时，也能够容易地判断写入数据是否产生了写入错误(写入未完成)，即，判断掐断前存在 错误的写入数据是否有写入要求。其结果是，主机30无需执行花费时间的校验处理，就能 够判定有无产生写入错误，所述校验处理是将已经写入到存储器阵列100中的数据与主 机30所保持的应写入数据进行比较。此外，当检测到写入错误的产生时，执行写入数据的 再次写入，当没有检测到写入错误的产生时，能够立即执行要求写入的写入数据的写入。图7是表示对本实施例的半导体存储装置进行访问控制时在主机中为了实现对 期望地址的迅速写入而执行的处理例程的流程图。主机30在上述的步骤中利用期望写入的数据来生成写入数据(步骤S220)，对写 入数据列进行编码(步骤S221)。主机30生成发送用编码数据(步骤S222)。具体来说，通过数据生成部31生成包含对应的半导体存储装置10的ID以及写入命令、命令奇偶位的 数据列，通过编码电路32，将与基于写入数据计算出的奇偶值相反的值(即，如果是“0”则 为“ 1 ”，如果是“ 1，，则为“0”)作为数据奇偶位存储在数据列中。在上述的按每个写入循环来判断可否写入的方式(2)的情况下，半导体存储装置 10通过发送该发送用编码数据，可跳过对该地址(行)的写入处理。本实施例的存储器阵 列100是顺序访问型的存储器，为了对上位地址进行写入，必须对下位地址也依次执行写 入。因此，通过有意地将不执行写入的发送用编码数据向半导体存储装置10发送至期望的 写入地址，能够不执行对下位地址的写入，而迅速地执行对期望地址的写入。即，发送用编 码数据可以说是用于发送地址的数据。主机30将生成的发送用编码数据发送给半导体存储装置(步骤S223)。具体来 说，针对包含期望的半导体存储装置的各半导体存储装置10，将生成的发送用编码数据输 出给数据信号线DL，并向时钟信号线CL输出与写入完成地址对应的时钟信号。主机30重 复输出发送用编码数据直至到达写入对象地址为止(步骤S224:否)。S卩，持续地发送该发 送用编码数据，直到将存储器阵列100中包含写入对象地址的行的前一个行所对应的发送 用编码数据发送完为止。当到达写入对象地址时(步骤S224 是)，主机30将正确地编码处理的写入数据 分组发送给半导体存储装置10 (步骤S225)，结束本处理例程。即，代替发送用编码数据，将 应当写入到包含写入对象地址的行中的写入数据分组输出给数据信号线DL。根据以上说明的主机30，能够缩短写入数据对半导体存储装置10的写入时间。 即，通过有意地发送错误的写入数据、即发送用编码数据，能够跳过对期望地址(包含期望 地址的行)前的地址的写入，从而即使在顺序访问形式的存储器中也能够缩短访问到期望 地址所花的时间。此外，由于对不是写入对象的地址不执行写入，因此能够避免存储器阵列 100中存储的已有数据的数据被破坏、损伤，从而能够提高数据的可靠性。液体容纳体的结构图8是表示液体容纳体的一个例子的说明图。液体容纳体20包括上述的半导体 存储装置10、以及未图示的液体容纳室。液体容纳体20例如是诸如墨盒这样的印刷记录材 料容纳体，半导体存储装置10经由端子T从作为主机30的印刷装置接收控制信号，向印刷 装置发送读出数据、错误检测信号。另外，印刷装置所配备的液体容纳体20可以是一个，也 可以是多个。液体容纳体20中配备的半导体存储装置10例如可以具有不可逆地存储与液体量 有关的数据的特性，即，仅存储增加数据，或仅存储减少数据。此时，错误的数据写入无法通 过后续的写入进行修正，例如，一旦增加则无法进行将增加了的数据减少的写入，因此希望 防止写入错误的数据。根据本实施例中的半导体存储装置10和液体容纳体20，能够满足该愿望。第2实施例参照图9 14来说明第2实施例中的半导体装置以及对半导体装置的访问方法。 图9是表示第2实施例中的半导体装置功能性内部结构的框图。本实施例中的半导体装置IOa包括存储器阵列100、时钟计数器111、地址选择器 112、ID比较器130、读/写控制器140、错误检测操作解码器150。另外，有时至少将包括ID
14比较器130、读/写控制器140、错误检测操作解码器150的部分总称为存储器控制部。另 外，在本实施例中，半导体装置IOa被安装在电路基板CB上。半导体装置IOa的重置信号 端子RSTT、时钟信号端子SCKT、电源端子V DDT, V SST、数据信号端子SDAT分别与电路基 板CB的外部端子T，即外部重置信号端子Tl、外部时钟信号端子T2、外部电源端子T3、T4、 外部数据信号端子T5电连接。另外，对于第2实施例的半导体装置IOa所配备的各电路， 将与第1实施例中的半导体存储装置10所具备的电路结构相同并执行相同动作的电路标 注相同的符号，故省略具体说明。此外，对于在半导体装置IOa与后述的印刷装置300之间 交换的数据列，也没有特殊的限制，与第1实施例中的数据列一样。存储器阵列100(存储元件)是具有能够将数据电擦除、写入的EEPROM特性的存 储区域。存储器阵列100中，存储1位信息的存储器单元具有多个。识别信息ID被存储在 存储器阵列100的WO行，紧跟WO行的Wl行以及后面的行是写入或读出对象行。存储器阵 列100的每一行具备8地址的量的存储器单元(8位存储器单元)，通过从地址选择器112输 出的行选择信号来进行选择。通过行选择信号而被选择的存储器单元是一并地进行写入或 读出的单位。在本实施例中，存储器阵列由32行组成能够存储32字X8位(256位)的数 据。在存储器阵列100的规定行具有控制区域CA，其中存储定义存储器阵列100的区域特 性的信息(例如，对特定行是读出专用而不允许写入这样的特性进行定义的控制信息(锁 定信息))、错误检测处理的结果、表示是否检测到错误的错误检测结果信息。控制区域CA 中的存储错误结果信息的错误检测结果存储区域EB例如是1位的区域，当通过错误检测操 作解码器150在识别数据、命令数据和写入数据的任一个中检测到错误时，经由读/写控制 器140记录“1”，当在识别数据、命令数据和写入数据的任一个中都没有检测到错误时记录 “0”。另外，错误检测结果存储区域EB通过错误检测结果读出命令而被读出，当基于错误检 测结果读出命令的访问结束后，被更新为“0”。具体内容参照图14在后面说明。存储器阵列100中的各存储器单元与字线和位(数据)线连接。在对存储器单元 100进行写入时，写入对象的字线(行)被选择，向被选择的字线施加电压，向写入对象的 位线施加写入电压，由此数据被写入到数据单元。当对所选择的行的存储器单元一并地执 行写入时，向与所选择的行连接的全部位线施加与写入数据相应的写入电压。此外，当从存 储器单元100读出数据时，选择对应的字线(行)，并将对应的位线与读/写控制器140连 接，通过有无电流检测而读出存储器单元的数据(1或0)。时钟计数器111与重置信号端子RSTT、时钟信号端子SCKT、读/写控制器140、地 址选择器112连接。此外，输入后述的从错误检测操作解码器输出的WEN信号。时钟计数 器111将经由重置信号端子RSTT输入的重置信号设为0，由此计数值被重置为初始值，重置 信号被设为1后(解除了重置状态后)，与经由时钟信号端子SCKT输入的外部时钟脉冲的 下降沿同步，对时钟脉冲数进行计数(增加或减少计数值)。但是，时钟计数器111不对主 机用于发送命令奇偶位CP位的时钟进行计数。此外，在WEN信号被输入到时钟计数器111 后，不计数9个时钟中的1个时钟，并继续进行计数。即，在半导体装置IOa接收写入数据 分组时，时钟计数器111不计数开头数据的时钟。因此，在接收9位的写入数据分组时所输 入的9个时钟当中，被时钟计数器111计数的时钟数为8个。时钟计数器111只要能够计 数与存储器阵列100的容量对应的地址即可。在本实施例中，存储器阵列100是256位的， 通过8位的计数器能够对存储器阵列100的0 255的地址进行计数。只要能与选择存储了识别信息ID的开头行(W0行)的值相关联，时钟计数器111的初始值可以是任何值，但 通常使用0作为初始值。地址选择器112与重置信号端子RSTT、时钟计数器111、读/写控制器140、错误检 测操作解码器150以及存储器阵列100连接。地址选择器112根据从时钟计数器111输入 的计数值、以及来自读/写控制器140的控制信号，向存储器阵列100输出列选择信号、行 选择信号。地址选择器112以所输入的计数值8位的上5个数位选择32行中任意的1行， 并以计数值8位的下3个数位选择8列中的任一个。此外，当一并地读出、写入时，针对所 指定的行，能够向存储器阵列100输出选择全部的列的列选择信号。另外，行选择信号是用 于直接选择(指定)存储器阵列100的期望的行的信号。此外，地址选择器112具有下述 的表在重置解除信号输入后(检测后)，在指定开头行的计数值从时钟计数器111输入的 期间(在本实施例中为8时钟期间)，该表根据各时钟记述应读出的行。地址选择器112例 如根据重置解除后的计数器值0来选择WO行，并由读/写控制器140读出WO行的数据。此 外，计数器值1 7是指定WO行的计数器值，地址选择器112参照表，根据计数器值2，选择 存储了控制区域CA的锁定信息的行、包含存储错误检测结果的错误检测结果存储区域EB 的行，这些行的数据被读/写控制器140读出。另外，错误检测信号从错误检测操作解码器 150被输入到地址选择器112。接收到错误检测信号地址选择器112将指定包含错误检测 结果存储区域EB的行的行选择信号输出给存储器阵列100。其结果是，读/写控制器140 能够针对包含检测结果存储区域EB的行，记录错误检测结果。其结果是，通过对时钟进行 计数，不管写入或读出的存储器单元是否被指定，都能够不经过计数增加(计数减少)而迅 速地访问预先确定的地址的单元，读出该单元中存储的数据，或对该单元写入数据。另外，半导体装置IOa具有以虚线表示的寄存器115，在寄存器115中确保错误检 测结果存储区域EB，可以存储检测结果。ID比较器130与时钟信号端子SCKT、数据信号端子SDAT、重置信号端子RSTT连 接，判定经由数据信号端子SDAT输入的输入数据列中包含的识别数据与存储器阵列100中 存储的识别信息ID是否一致。具体而言，ID比较器130经由数据信号端子SDAT，获取在解 除半导体装置IOa的初始化状态的重置信号RST被输入之后所输入的操作码的开头3位数 据。同时，通过读/写控制器140从存储器阵列100读出的、存储器阵列100的开头行中与 识别数据相当的3位数据，从读/写控制器140被输入到ID比较器130。ID比较器130将 经由数据信号端子SDAT获取的3位数据与从读/写控制器140获取的3位数据依次进行比 较，当全部的位一致时，判断为自身是与主机总线连接的半导体装置IOa中的、被主机选择 的半导体装置10a，向读/写控制器140输出访问允许信号AEN。另一方面，当经由数据信 号端子SDAT获取的3位数据与从读/写控制器140获取的3位数据不一致时，不输出访问 允许信号AEN。其结果是，半导体装置IOa不执行读出或写入处理，等待重置信号RST(RST =0或LOW)的输入而返回重置状态。读/写控制器140与存储器阵列100、ID比较器130、错误检测操作解码器150、时 钟信号端子SCKT、数据信号端子SDAT、重置信号端子RSTT连接。读/写控制器140与重置 解除后所输入的时钟同步，从存储器单元10读出识别数据，依次输出给ID比较器130。读 /写控制器140是如下电路等待来自ID比较器130的访问允许信号AEN以及来自错误检 测操作解码器150的写入允许信号TON的输入，将半导体存储装置10的内部动作切换为写入动作，当没有写入允许信号WEN的输入时保持读出动作。读/写控制器140还在解除重 置状态的重置信号输入后，从通过地址选择器112与经由时钟信号端子SCKT输入的时钟信 号的第1 7个时钟同步而选择的控制区域CA的规定行，读出与存储器阵列100的区域特 性相关的信息、锁定信息并临时保存。当访问是写入时，读/写控制器140根据锁定信息来判断要求访问的区域是否是 能够写入的区域，当是能够写入区域时，执行对该区域的写入处理。当要求访问的区域不是 能够写入区域时，不执行写入处理。读/写控制器140具有针对来自数据信号端子SDAT 的输入信号线，从数据信号端子SDAT输入的写入数据中，临时存储操作码以后的8位写入 数据的8位寄存器(未图示)、以及存储从存储器阵列100读出的数据的寄存器(未图示)。8位寄存器将从数据信号端子SDAT经由输入信号线而输入的数据列(MSB)保持到 8位，一旦8位的量圆满，则将所保持的8位数据写入存储器阵列100。读/写控制器140在半导体装置IOa的电源接通时，在半导体装置IOa处于重置状 态时，将对存储器阵列100的数据传输方向设定为读出方向，通过将与数据信号端子SDAT 连接的信号线设为高阻抗，禁止对数据信号端子SDAT的数据传输。维持该状态直到由错误 检测操作解码器150解析了 R/W(读出/写入)命令为止。因此，重置信号输入后经由数据 信号端子SDAT而输入的数据列的开头4位的数据不会被写入到存储器阵列100，而存储在 存储器阵列100的开头4位中数据被送出到ID比较器130。其结果是，存储器阵列100的 开头4位成为读出专用状态。读/写控制器140等待来自错误检测操作解码器150的写入允许信号WEN、以及来 自ID比较器130的访问允许信号AEN的输入，开始写入处理。另一方面，当没有写入允许 信号WEN从错误检测操作解码器150输入时，等待来自ID比较器130的访问允许信号AEN 的输入，开始读出处理。读当接收到第1写入分组数据时，由于时钟计数器111将执行WO行的下一行(Wl 行)的计数器值输出给地址选择器112，因此/写控制器140将第1写入分组数据输出给存 储器单元10，在Wl行中写入第1写入分组数据。读/写控制器140在第1写入数据分组及 其以后进行写入，直到从主机发送的全部写入数据分组接收完为止。读/写控制器140在读出处理时，与从外部传输的时钟同步以地址计数器推进计 数，并且读出以计数选择的存储器单元10的单元或行，发送给主机。在本实施例中，当在每个写入数据的分组中存在错误时，不执行该写入数据对存 储器阵列100的写入。即，使用错误校正码的技术，当由于外部噪声等而在从主机输入的写 入数据列中产生错误时，针对存储器阵列100至少执行该写入数据列的写入，由此提高了 存储在存储器阵列100中的数据的可靠性。该功能由以下说明的错误检测操作解码器150 提供。错误检测操作解码器150经由信号线与重置信号端子RSTT、读/写控制器140、地 址选择器112连接。错误检测操作解码器150例如与输入了重置信号RST后的第4 第8 个时钟信号同步，取出经由数据信号端子SDAT而输入的数据列中包含的写入/读出控制信 息(跟在3位的ID信息后的5位信息)。这里，错误检测操作解码器150使用所输入的ID 信息、写入/读出控制信息(R/W命令)、跟在5位的写入/读出控制信息后的第9位的命令 奇偶位(CP位)，来执行错误检测处理。当命令奇偶位(CP位)所示的奇偶值与利用ID信息和写入/读出控制信息而算出的奇偶值相一致时，错误检测操作解码器150判断为是有 效的命令，当二者不一致时判断为是无效的命令。当判断为写入/读出控制信息是有效的 命令，并且表示写入命令时，针对接着输入的写入数据列执行错误检测处理。另一方面，当 判断出写入/读出控制信息表示读出命令时，或判断为是无效的命令时，错误检测操作解 码器150针对所输入的数据列不执行错误检测处理。当所输入的数据列是写入数据时，如图2所示，错误检测操作解码器150使用8位 的写入数据分组和跟在其后的1位数据奇偶位(DP位)，针对各数据分组执行错误检测处 理。当数据奇偶位(DP位)所示的奇偶值与使用写入数据分组计算出的奇偶值相一致时， 错误检测操作解码器150判断为在写入数据分组中没有产生错误，当二者不一致时，判断 为在写入数据分组中产生了错误。错误检测操作解码器150针对全部的写入数据分组执行 错误检测处理。由于使用奇偶位对数据进行的错误检测处理对于本领域技术人员来说是公 知技术，因而省略详细说明。当错误检测操作解码器150判断为在写入数据分组中没有产 生错误时，向读/写控制器140输出写入允许信号WEN，并且将错误检测结果存储区域EB的 值设为“0”。另一方面，当错误检测操作解码器150判断为在写入数据分组中产生了错误 时，不输出写入允许信号WEN，并且向错误检测结果存储区域EB写入“ 1 ”。具体来说，当检测到错误时，错误检测操作解码器150向地址选择器112输出错误 检测信号，将错误检测结果写入要求输出给读/写控制器140。接收到错误检测信号的地 址选择器112将选择包含错误检测结果存储区域EB的行的行选择信号输出给存储器阵列 100。读/写控制器140生成如下的列数据并将其传输给存储器阵列100，该列数据中写入 了表示在错误检测结果存储区域EB中产生了错误的标记信息“1”。由此，在错误检测结果 存储区域EB中写入“1”。即，在本实施例中，当在写入数据中检测到错误时，能够不依赖于 外部命令、例如来自印刷装置300的命令，而由半导体装置IOa自身向错误检测结果存储区 域EB写入错误检测结果。此外，检测到错误的分组数据不被写入存储器单元10。墨盒与印刷装置的结构图10是表示作为液体容纳体的墨盒简要结构的说明图。图11是表示本实施例中 的印刷装置的结构以及印刷装置与墨盒之间连接方式的说明图。在本实施例中，取具有主 机功能的印刷装置为例进行说明。另外，在印刷装置所具有的结构要件中，与印刷有关印刷 部显然是为了提供主机功能所不需要的。墨盒20a包括上述的半导体装置IOa以及未图示的墨水容纳室。印刷装置300包 括用于搭载墨盒20a的搭载部310、与墨盒20a的外部端子T(T1 Τ5)连接的搭载部侧 端子320。搭载部310可以被配置在托架上(在架式)，也可以被配置在托架外的任意场所 (离架式)。印刷装置300包括中央运算装置(CPU) 301、存储装置302、输入输出部303、印刷 部304。CPU301、存储装置302、输入输出部303以及印刷部304通过内部总线连接，能够双 向通信。因此，可以将CPU 301、存储装置302以及输入输出部303称为主机功能部。存储 装置302中存储有用于生成写入用数据的数据生成模块302a;和用于对数据进行编码，在 本实施例中是对数据列生成奇偶位而将奇偶位附加到数据列上的编码模块302b ；并且，将 从半导体装置IOa读出的数据、所生成的写入用数据临时存储起来。存储装置302例如根 据错误检测结果读出命令对半导体装置IOa进行访问，结果可以以没有检测到写入错误为触发，消除已发送给半导体装置IOa的、所存储的写入用数据。数据生成模块302a和编码 模块302B由CPU 301执行，分别作为数据生成部和编码部发挥功能。此外，数据生成部和 编码部也可以分别作为硬件、例如作为数据生成电路、编码电路来实现。输入输出部303与 搭载部侧端子320连接，根据CPU 301执行的对半导体装置IOa的访问，向墨盒20a所具有 的半导体装置IOa发送数据，或者从半导体装置IOa接收数据。印刷部304至少包括通过 托架而在主扫描方向上移动的印刷头，以及在副扫描方向上运送印刷介质(印刷纸张)的 运送机构，通过印刷头喷出从墨盒20a供应的墨水，在印刷介质上形成图像。半导体装置IOa经由外部端子T从印刷装置300接收控制信号，并向印刷装置300 发送读出数据、错误检测信号。另外，在图11的例子中，印刷装置300中配备多个墨盒20a。 多个墨盒20a中配备的各半导体装置IOa分别共用印刷装置300侧的信号线，例如与数据 信号线DL、时钟信号CL、重置信号线RL总线连接。另外，也可以只配备一个墨盒20a。半导体装置的动作参照图12对本实施例中的半导体装置IOa的动作进行说明。图12是对本实施例 中的半导体装置进行访问控制时在半导体装置中执行的处理例程的流程图。另外，在以下 的例子中，针对印刷装置300配备了多个墨盒20a，各墨盒20a所配备的半导体装置IOa被 总线连接的情况进行说明。半导体装置IOa从印刷装置300接收数据后(步骤S300)，判定数据列中包含的 ID是否与自身的识别信息ID—致(步骤S301)。在本实施例中，各墨盒20a所配备的半导 体装置IOa经由共用的时钟信号线CL、数据信号线DL、重置信号线RL而与印刷装置300总 线连接，因而从主机30发送的数据被发送给各半导体装置10a。ID的判定具体来说如上所 述，通过ID比较器130来判定接收到的数据列中包含的识别信息是否与存储器阵列100中 存储的识别信息相一致。当半导体装置IOa判定为ID不一致时(步骤S301 否)，转移到 步骤S308，当判定为ID —致时(步骤S301 是)，执行命令的错误检测(步骤S302)。具体 来说，通过错误检测操作解码器150，将接收到的数据(数据列)中包含的命令奇偶位(CP 位)与使用ID和读/写命令位而计算出的奇偶运算的结果进行比较，当二者相一致时检测 为接收到的ID和读/写命令没有错误，当二者不一致时检测为接收到的数据中存在错误。 当半导体装置IOa检测到错误时(步骤S302 是)，向存储器阵列100的错误检测结果存储 区域EB写入“1”(步骤S312)，结束本处理例程。具体来说，如上所述，通过错误检测操作 解码器150，经由读/写控制器140对存储器阵列100的控制区域CA执行写入。当半导体装置IOa判定为ID和读/写命令中没有错误时(步骤S302 否)，判定 接收到的数据是否要求写入(步骤S303)。具体来说，如上所述，通过错误检测操作解码器 150，对接收到的数据列中包含的读/写命令位进行解析，判定是写入要求或读出要求中的 哪一个。此外，当ID比较器130判定为两个ID —致时，向读/写控制器140发送访问允许 信号AEN。另外，在本实施例中，尽管ID比较器130是向读/写控制器140发送访问允许信 号AEN，但也可以向错误检测操作解码器150发送。此时，错误检测操作解码器150当接收 到访问允许信号AEN时，执行读/写命令位的解释。当半导体装置IOa判定为不要求写入数据、即要求读出时(步骤S303 否)，执行 从存储器阵列100读出期望数据的读出处理(步骤S310)，结束本处理例程(针对本次访 问的处理)。从存储器阵列100读出期望数据的读出通过读/写控制器140如上述那样执行。当半导体装置IOa判定为要求写入数据时(步骤S303 是)，接收写入数据分组 (步骤S304)，检测数据列的错误(步骤S305)。具体来说，如上所述，通过错误检测操作解 码器150，将数据列中包含的数据奇偶位与使用写入数据的奇偶运算的结果进行比较，当二 者一致时检测为接收到的数据中没有错误，当二者不一致时检测为接收到的数据中存在错
误。 半导体装置IOa在没有检测到错误时(步骤S305:否)，判定要求写入的地址(区 域)是否是锁定区域(步骤S306)。具体来说，如上所述，读/写控制器140获取存储器阵 列100的控制区域CA中记述的锁定信息，判定要求写入的区域是否是限制了写入的写入 禁止区域(读出专用区域)。当半导体装置IOa判定为要求写入的地址不对应锁定区域时 (步骤S306 否)，将接收到的数据写入存储器阵列100(步骤S307)。具体来说，如上所述， 从错误检测操作解码器150向读/写控制器140发送写入允许信号WEN，读/写控制器140 将接收到的8位数据写入到由地址选择器112选择的存储器阵列100的地址(行)中。半导体装置IOa在写入数据后，判定是否具有应处理的下一个数据分组(步骤 S308)，当没有下一个数据分组时(步骤S308 否)，等待使半导体装置IOa成为重置状态的 重置信号(0)的输入(步骤S309 否)，当重置信号(0)被输入后(步骤S309 是)，结束 本处理例程。半导体装置IOa在具有下一个分组数据时(步骤S308:是)，转到步骤S304。 半导体装置IOa在检测到错误时(步骤S305 是)，向存储器阵列100的错误检测结果存储 区域EB写入“1”(步骤S312)，结束本处理例程。具体来说，如上所述，通过错误检测操作 解码器150，经由读/写控制器140对存储器阵列100执行写入。半导体装置IOa当判定为要求写入的地址处于锁定区域时(步骤S306 是)，判 定是否具有应处理的下一个数据分组(步骤S308)，当存在时(步骤S308 是)，转到步骤 S304。另一方面，当不存在应处理的下一个数据分组时(步骤S308 否)，转到步骤S309。另外，当在步骤S305中检测到错误时，针对后续数据的写入采取以下方式。(1)检测到错误后，不受理以后的写入要求。(2)检测到错误后，尽管不执行该写入数据分组的写入，但受理以后的写入要求。(3)检测到错误后，执行该写入数据分组的再次写入。另外，对于具体的步骤、优 点，由于已经在第1实施例中说明过了，故省略说明。根据以上说明的本实施例中的半导体装置10a，当在接收到的写入数据中检测到 错误时，不执行对存储器阵列100的写入，因此能够提高半导体装置IOa中存储的数据的可靠性。半导体装置IOa由于具备错误检测结果存储区域EB，因此对于全部的能够写入区 域，能够不执行将写入数据与写入到存储器阵列100中的已有数据进行比较的校验处理， 一旦附加存储器阵列100的数据则能够判定是否是与计算机写入的数据相一致的数据。例 如，即使当电源不当地被掐断时，也能够容易地判定掐断前具有错误的写入数据是否具有 写入要求。因此，例如当错误检测结果存储区域EB表示写入数据的错误检测时，无需执行 花费时间的校验处理，能够立即再次开始全部写入数据的写入，当错误检测结果存储区域 EB不表示写入数据的错误检测时，针对未完成写入的数据再次开始写入即可。主机的动作
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图13是表示对本实施例中的半导体装置进行写入访问时在主机中执行的处理例 程的流程图。另外，在以下的例子中将印刷装置作为主机进行说明。印刷装置300使用存储 装置302中存储的应写入数据，在本次的访问中生成应发送给半导体装置IOa (步骤S400)。 另外，在本实施例中，将由行选择信号选择的存储器阵列100的行所对应的1字节的写入数 据列的发送作为一次写入单位。具体来说，通过数据生成模块302a生成如下的数据列，该 数据列包括应被写入的数据、用于识别作为写入对象的半导体装置IOa的ID、写入命令、 作为写入对象的数据。印刷装置300对所生成的写入数据进行编码(步骤S402)。具体来说，通过编码 模块302B，利用读/写命令识别信息ID生成命令奇偶位，利用写入数据分组生成数据奇偶 位，在所生成的数据列从开头起的第9位写入命令奇偶位，在第18位写入数据奇偶位，由此 数据列被编码。印刷装置300将被编码的写入数据列输出给数据信号线DL，向包含期望的半导体 装置的全部半导体装置IOa发送(步骤S404)。印刷装置300 ( 判定是否存在应当向期望 的半导体装置的存储器单元的下一行写入的数据(步骤S406)，当不存在时(步骤S406 否)，结束本处理例程。另一方面，印刷装置300当存在下一个应写入数据时(步骤S406 是)，转到步骤 S300，生成写入数据，重复执行直至步骤S406的各步骤。根据以上说明的印刷装置300，向半导体装置IOa发送被编码的写入数据，半导体 装置IOa使用被编码的数据来验证数据，因此能够防止具有错误的写入数据的写入。在本 实施例中，即使当半导体装置IOa在步骤S305中检测到数据的错误时，印刷装置300在数 据写入时也不确认该错误，不中断写入处理而执行写入。在本实施例中，印刷装置300在写 入访问结束后，为进行错误检测确认而将错误检测结果读出命令输出给半导体装置10a，获 取错误检测结果区域EB的信息，当检测到错误、即记录了“1”时，再次使用先前的写入数据 执行写入处理。图14是表示针对本实施例的半导体装置，写入时由于出现数据有错误而没有写 入的错误检测，因而当访问时在印刷装置中利用错误检测结果而执行的处理例程的流程 图。以下，对印刷装置300利用错误检测结果时所执行的访问控制进行说明。本处理 例程是发送上述的错误检测结果读出命令并进行执行的处理。印刷装置300将错误检测结 果读出命令发送给执行写入访问的半导体装置10a。具体来说，向数据信号线DL输出执行 写入访问的半导体装置IOa的识别信息ID和命令(错误检测结果读出命令)。在接收到命 令和识别信息ID的半导体装置IOa中，与自身的ID —致的半导体装置IOa经由错误检测 操作解码器150对所接收的命令进行判别，当判断为是错误检测结果读出命令时，将由读/ 写控制器140读出的错误检测结果存储区域EB的信息发送给印刷装置300。由此，印刷装 置300获取错误检测结果存储区域EB的值(步骤S410)。如上所述，本实施例中的半导体 装置IOa由于与重置后的数个时钟同步而访问控制区域CA的错误检测结果区域EB，因此印 刷装置300能够立即获取错误检测结果。另外，当错误检测结果存储区域EB被设置于存储 器阵列100以外的寄存器115中时，印刷装置300访问该寄存器115，获取错误检测结果。 判断为识别信息ID与自身的识别信息ID不一致、接收到了错误检测结果读出命令的半导体装置IOa判断在自身的错误检测区域EB是否存储了 “1”(有错误检测)，当存储了 “1” 时，更新为“0”并结束处理。印刷装置300判断出错误检测结果存储区域EB的值是否为“1”(步骤S411)，当 是“1”时、即检测到错误时(步骤S411 是)，获取存储装置302中存储的作为写入对象的 全部数据，即获取与先前的写入处理中使用的存储器阵列100的可擦写区域相对应的数据 (步骤S412)。另外，如上所述，当在存储装置302中剩余先前的写入用数据时，也可以使用 该写入用数据，或者也可以通过数据生成模块302a再次生成先前的写入用数据。这里，与 可擦写区域相对应的数据也可以说是能够写入的数据，例如，对应于墨水量(余量或消耗 量)、墨盒对印刷装置300的安装次数(半导体装置IOa与印刷装置300之间的接触次数) 这样的信息相关的数据。印刷装置300与使用图13说明的通常的写入访问时同样，对半导体装置IOa进行 访问。印刷装置300使用识别信息ID和读/写命令(R/W)生成命令奇偶位，将识别信息 ID、读/写命令和奇偶位发送给半导体装置10a。印刷装置300以写入单位、即字节单位生 成写入数据(写入数据分组)(步骤S413)。印刷装置300使用所生成的写入数据分组生成 数据奇偶位，配置在上述的位置并对写入数据分组进行编码(步骤S414)，发送给半导体装 置IOa(步骤S415)。另外，各步骤中的具体处理已经参照图12说明过了，因此省略说明。印刷装置300当存在下一个写入数据时(步骤S416 是)，转到步骤S413，重复执 行步骤S413 S415的处理全直至写入数据分组的发送结束。如果不存在下一个写入数据 (步骤S416 否)，则印刷装置300结束本处理例程。当错误检测结果存储区域EB的值为“0”时，即没有检测到错误时(步骤S411 否)，印刷装置300结束本处理例程。根据以上说明的印刷装置300，当对半导体装置IOa写入数据时，通过读出错误检 测结果存储区域EB，能够判定被写入到半导体装置IOa中的数据是否与应当写入的数据相 对应，即能够判定写入时是否产生了写入错误。因此，当检测到写入错误的产生时，执行写 入数据的再次写入，当没有检测到写入错误的产生时，能够立即执行要求写入的写入数据 的写入。其他实施例(1)在上述各实施例中以基于奇偶校验的编码处理为例进行了说明，但除此之外， 例如对于使用CRC(循环冗余检查)、校验和、哈希函数的编码处理也同样适用。(2)在上述各实施例中，对具备错误检测结果存储区域EB的情况进行叙述，但毋 庸置疑，即使不具备错误检测结果存储区域EB，也能够防止被检测到错误的写入数据的写 入。因此，半导体存储装置10也可以不具备错误检测结果存储区域EB。(3)在上述实施例中，以顺序访问型的存储器阵列100为例进行了说明，但毋庸置 疑，对于配备随机访问型的存储器阵列的半导体存储装置也能获得同样的效果。此外，写入 单位也可以不以1字节为单位，而以1位为单位。此时，例如可以适用包含期望的1位的多 个位来执行编码处理。此外，半导体存储装置10、以及半导体装置IOa的存储器阵列也可以 由强介电性存储器单元形成。另外，半导体存储装置10以及半导体装置IOa也可以是在存 储器阵列之外还具备运算电路的半导体装置。(4)在上述各实施例中，以多个半导体存储装置10经由信号线与主机30总线连接
22为例进行了说明，但半导体存储装置10与主机30也可以星型连接，此外，也可以在主机30 上连接一个半导体存储装置10。此时，不需要识别信息，半导体存储装置可以不配备ID比 较器130。(5)在上述实施例中，作为检测结果存储区域EB使用了 1位的区域，但是例如也可 以配备多位的检测结果存储区域EB，其位数对应于与液体容纳体的使用一同更新的数据的 存储区域。此时，通过预先将各检测结果存储区域EB与行相关联，即使在电源被掐断后也 能够判别没有被正确地执行写入的行，可仅写入与判别出的行对应的数据，从而能够缩短 再次写入时间。以上，基于实施例、变形例对本发明进行了说明，但上述的发明实施方式只是用于 方便对本发明的理解，并不是对本发明的限定。在不脱离其主旨以及权利要求书的范围的 情况下，本发明包括经变更、改进所得以及等同的技术方案。
权利要求
一种具备存储装置的液体容纳体，包括存储数据的存储元件；错误检测电路，当接收到应当写入所述存储元件的写入数据时，对所述接收到的写入数据进行错误检测；读写控制部，该读写控制部控制对所述存储元件的数据读写，当由所述错误检测电路检测到所述接收到的写入数据的错误时，不执行所述接收到的写入数据对所述存储元件的写入。
2.如权利要求1所述的液体容纳体，还包括错误检测结果存储部，用于存储所述错误检测的结果。
3.如权利要求1或2所述液体容纳体，其中， 所述存储元件是顺序访问型的存储元件，当由所述错误检测电路检测到所述接收的写入数据的错误时，所述读写控制部不将以 后接收的写入数据写入所述存储元件。
4.如权利要求1或2所述液体容纳体，其中， 所述存储元件是顺序访问型的存储元件，当由所述错误检测电路检测到所述接收到的写入数据的错误时，针对以后接收的写入 数据，所述读写控制部将所述错误检测电路没有检测到错误的写入数据向所述存储元件写 入。
5.如权利要求1至4中任一项所述的液体容纳体，其中， 在所述写入数据上附加有写入命令和错误检测符号，所述错误检测电路根据所述写入命令来判断数据是否是应当写入所述存储元件的所 述写入数据，并使用所述错误检测符号对所述接收到的写入数据进行错误检测。
6.一种系统，包括具备存储装置的液体容纳体、和对存储装置进行数据的写入和读出 的计算机，其中，所述计算机包括错误符号付与电路，对应当写入所述存储装置的数据附加错误符号来生成写入数据；和发送部，将所述写入数据发送给所述存储装置； 所述液体容纳体包括 存储数据的存储元件；错误检测电路，当接收到所述写入数据时，对所述接收到的写入数据进行错误检测； 读写控制部，该读写控制部控制对所述存储元件的数据读写，当由所述错误检测电路 检测到所述接收的写入数据的错误时，不执行所述接收到的写入数据对所述存储元件的写 入。
7.如权利要求6所述的系统，其中，所述液体容纳体还包括用于存储所述错误检测的结果的错误检测结果存储部， 当所述存储装置中的所述错误检测结果存储部中所存储的结果表示错误检测时，所述 计算机将能够写入所述存储装置的全部的写入数据发送给所述存储装置。
8.如权利要求6所述的系统，其中，所述存储装置的存储元件是顺序访问型的存储元件，所述计算机的所述错误符号付与电路还能够生成具有错误符号的发送用编码数据， 所述计算机将所述发送用编码数据发送给所述存储装置，直至达到所述存储装置中的 期望的地址为止，当到达所述存储装置中的期望的地址后，将所述写入数据发送给所述存 储装置。
9.一种访问控制方法，针对液体容纳体所配备的存储装置进行访问控制，其中，当接收到应当写入所述存储装置所具有的存储元件的写入数据时，对所述接收到的写 入数据进行错误检测，当由所述错误检测电路检测到所述接收到的写入数据的错误时，不执行所述接收到的 写入数据对所述存储元件的写入。
10.一种存储装置，包括 存储数据的存储元件；错误检测电路，当接收到应当写入所述存储元件的写入数据时，对所述接收到的写入 数据进行错误检测；和读写控制部，该读写控制部控制对所述存储元件的数据读写，当由所述错误检测电路 检测到所述接收到的写入数据的错误时，不执行所述接收到的写入数据对所述存储元件的写入。
11.一种电路基板，包括半导体装置以及与所述半导体装置电连接的一个或多个外部端子， 所述半导体装置包括 存储数据的存储元件；错误检测电路，当接收到应当写入所述存储元件的写入数据时，对所述接收到的写入 数据进行错误检测；读写控制部，该读写控制部控制对所述存储元件的数据读写，当由所述错误检测电路 检测到所述接收到的写入数据的错误时，不执行所述接收到的写入数据对所述存储元件的写入。
全文摘要
半导体存储装置(10)接收到写入数据后，通过错误检测操作解码器(150)来判定在写入数据中是否产生了错误。当错误检测操作解码器(150)检测出在写入数据中有错误时，不向读/写控制器(140)发送写入允许信号(WEN)。其结果是，被检测到错误的写入数据不会被写入到存储器阵列(100)中。
文档编号G06F12/16GK101978362SQ20098010972
公开日2011年2月16日 申请日期2009年3月16日 优先权日2008年3月18日
发明者中野修一 申请人:精工爱普生株式会社