高速I²C总线的制作方法

专利名称：高速I²C总线的制作方法
技术领域：
本发明涉及IC间(I2C)总线兼容装置，且更明确地来说涉及改进I2C总线协议速 度及I2C总线兼容装置的平均功率消耗。
背景技术：
由于曾需要将集成电路(IC)装置与简单低成本总线布置互连在一起，因此荷兰 皇家飞利浦电子研发了一种简单的双向双导线总线以用于有效的IC间控制。此总线被称 为IC间或I2C总线。所有I2C总线兼容装置均并入有芯片上接口，所述芯片上接口允许I2C 总线兼容装置经由所述I2C总线彼此直接通信。所述I2C总线使用取决于无源上拉电阻器 的开路集电器(漏极)布置以克服所连接的总线电容。因此，对总线电容进行充电到逻辑 高具有时间常数，例如RC时间常数，所述时间常数由所连接的上拉电阻与总线电容的组合 确定。较快的总线速度需要具有用于给定总线电容的较低电阻的上拉电阻器，但较低电阻 增加所述I2C总线兼容装置的平均功率需求。出于所有目的，将荷兰皇家飞利浦电子的I2C 总线规范1. 0-1992版本、2. 0-1998版本及2. 1-2000版本以引用方式并入本文中。

发明内容
需要一种在利用所述I2C总线时增加I2C总线速度同时减少I2C总线兼容装置的 平均功率消耗的方式。根据本发明的教示，一种I2C总线兼容装置在用作时钟主控器时可包 括瞬时有源上拉i2c(“tap-i2c”)模块，所述模块具有耦合于正电源电压(例如，Vdd)与所 述I2C总线上的相应串行数据(“SDA”)及串行时钟(“SCL”)线路之间的高侧驱动器晶体 管(例如，P沟道场效晶体管(FET))。用于所述SDA及SCL线路的高侧输出驱动器晶体管 由所述TAP I2C模块依序启动达短暂周期以在低到高逻辑电平转变期间首先对所述SDA线 路的电容进行预充电且接着对所述SCL线路的电容进行预充电。对所述I2C总线线路的所 述电容进行预充电将使在常开漏极(电阻上拉)I2C总线上连接到其的所有I2C兼容装置的 总线传送操作加速，这是因为当使用TAP-I2C脉冲时在低到高逻辑电平转变期间的电压电 平上升时间比仅取决于所述I2C总线的RC时间常数短如此多。假设其它装置未由于其它原因(例如，内部逻辑速度约束)而被限制速度，则I2C 装置，甚至未装备有TAP-I2C模块增强的那些I2C装置也将借此加速，甚至加速到5到IOMHz 的速度。在预充电脉冲周期之后，输出I2C总线驱动器再继续其常开漏极布置，此允许上拉 电阻器仅维持所述I2C总线的SCL及SDA线路上的电压(电荷)。除了对所述总线进行预充电之外，TAP-I2C模块还可减少对所述I2C总线的SCL及 SDA线路上的额外外部上拉电阻器的需要。由于此原因，所述I2C总线的SDA及SCL线路上 的上拉电阻器的电阻值可在电阻值上增加，因此减少所有所连接的I2C总线兼容装置的功 率消耗。在现有技术I2C系统中，较快的数据传送应用需要较强(较低电阻值)上拉电阻 器来更快地对I2C总线线路(SDA及SCL)进行充电(RC时间常数)，此形成I2C总线兼容装 置操作期间的较高功率需求。然而，根据本发明的教示，上拉电阻器现在仅用于维持逻辑电平状态，而不用于在转变到逻辑高期间大致对总线电容进行充电。根据本发明的具体实例性实施例，一种用于快速地对I2C总线线路进行充电的设 备包括第一延时电路；第二延时电路；SDA线路驱动器，其耦合到I2C总线的SDA线路；SCL 线路驱动器，其耦合到所述I2C总线的SCL线路；其中所述第一延时电路在检测到处于第一 逻辑电平的内部SDA信号之后即刻产生第一脉冲，所述第一脉冲具有第一脉冲持续时间， 所述第二延时电路在检测到所述第一脉冲的完成且检测到处于所述第一逻辑电平的内部 SCL信号之后即刻产生第二脉冲，所述第二脉冲具有第二脉冲持续时间，所述第一脉冲持续 时间短于所述内部SDA信号的持续时间；所述第二脉冲持续时间短于所述内部SCL信号的 持续时间；且借此所述SDA线路驱动器在所述第一脉冲持续时间期间通过低阻抗电路对 SDA线路电容进行充电，且所述SCL线路驱动器在所述第二脉冲持续时间期间通过低阻抗 电路对SCL线路电容进行充电。根据本发明的另一具体实例性实施例，一种用于快速地对I2C总线线路进行充电 的方法包括以下步骤在检测到处于第一逻辑电平的内部SDA信号之后即刻产生第一脉 冲，所述第一脉冲具有第一脉冲持续时间；在检测到所述第一脉冲的完成且检测到处于所 述第一逻辑电平的内部SCL信号之后即刻产生第二脉冲，所述第二脉冲具有第二脉冲持续 时间；在所述第一脉冲持续时间期间对I2C总线的SDA线路电容进行充电；及在所述第二脉 冲持续时间期间对所述I2C总线的SCL线路电容进行充电。


通过结合附图参照下文描述可获得对本发明揭示内容的更全面理解，其中图1是典型I2C数据传送的示意性时序图；图2是未使用瞬时有源脉冲(TAP)的输出驱动器及所得输出逻辑电平转变上升时 间波形的示意图；图3是根据本发明教示的使用瞬时有源脉冲(TAP)的输出驱动器及所得输出逻辑 电平转变上升时间波形的示意图；图4A及4B分别是根据本发明教示的用于运算估值的试验测试TAP-I2C逻辑电路 的示意性逻辑图及时序图；图5是在停用TAP特征的情形下图4A中所示的电路的输出逻辑电平转变的电压 对时间波形；图6是在启用TAP特征的情形下图4A中所示的电路的输出逻辑电平转变的电压 对时间波形；图7是在启用TAP特征的情形下以约5MHz运行的图4A中所示的电路的输出逻辑 电平转变的电压对时间波形；图8是根据本发明的具体实例性实施例的TAP-I2C逻辑模块的管线式SCL实施方 案的示意性逻辑图；图9是图8中所示的TAP-I2C逻辑模块的操作的示意性时序图；图10是根据本发明教示的使用TAP-I2C逻辑时I2C总线的信号线路上的信号上升 时间对电容负载的曲线图；及图11是根据本发明教示的并入有图8中所示的TAP-I2C逻辑模块的TAP-I2C系统的示意性框图。尽管本发明易于作出各种修改及替代形式，但已在图式中显示且在本文中详细描 述其具体实例性实施例。然而，应理解，本文中对具体实例性实施例的描述并非打算将本发 明限制于本文所揭示的特定形式，而是相反，本发明打算涵盖如所附权利要求书所界定的 所有修改及等效形式。
具体实施例方式现在参照所述图式，其示意性地图解说明实例性实施例的细节。图式中的相同元 件将由相同编号来表示，且类似元件将由带有不同小写字母后缀的相同编号来表示。参照图1，其描绘典型I2C数据传送的示意性时序图。在SCL线路的上升逻辑电平 边缘上对SDA线路的逻辑电平进行抽样。由于I2C总线规范指定具有上拉电阻器的开路集 电器(漏极)驱动器，因此逻辑电平改变的上升边缘取决于所述上拉电阻器的电阻及SDA 与SCL总线线路的电容。参照图2，其描绘未使用瞬时有源脉冲(TAP)的输出驱动器及所得输出逻辑电平 转变上升时间波形的示意图。图2中图解说明此RC时间常数(例如，上拉电阻器206及线 路电容208)控制上升时间210，其中P沟道FET 202始终保持在关断状态中。参照图3，其描绘根据本发明教示的使用瞬时有源脉冲(TAP)的输出驱动器及所 得输出逻辑电平转变上升时间波形的示意图。当引入瞬时有源脉冲(TAP)204以控制P沟 道FET 202的导通时间时，P沟道FET 202将使上拉电阻器206大致短路且以快得多的方 式有效地对电容208进行充电，这是因为P沟道FET 202的导通电阻(例如，较短RC时间 常数)大大低于上拉电阻器206。取决于I2C总线的所需数据速率，TAP 204仅需要是极短 持续时间脉冲(例如，24到42纳秒)。通过控制具有TAP 204的P沟道FET 202以便快速 地对电容208进行充电可大大增加I2C总线操作速度，且通过增加上拉电阻器206的电阻 可减少I2C总线功率使用(一个针对SDA线路且一个针对SCL线路)。举例来说，较高电阻 上拉电阻器206将有效地减少I2C兼容装置将数据发送到I2C总线上的平均操作功率。参照图4A及4B，其分别描绘根据本发明教示的用于运算估值的试验测试TAP-I2C 电路的示意性逻辑图及时序图。短延迟电路302 (例如，40纳秒)可用于依序在SDA及SCL 总线线路上产生TAP信号。图4B显示针对所显示的图4A的示意性逻辑图的相应信号的典 型时序波形。参照图5，其描绘在停用TAP特征的情形下图4A中所示的电路的输出逻辑电平转 变的电压对时间波形。逻辑低到高转变的上升时间显示针对具有约100皮可法拉的电容及 约2，000欧姆的上拉电阻器的开路漏极控制总线线路上的400kHz波形的典型RC时间常数 逐渐上升。参照图6，其描绘在启用TAP特征的情形下图4中所示的电路的输出逻辑电平转变 的电压对时间波形。图6中所示的逻辑低到高转变的上升时间是针对具有约100皮可法拉 的电容及约10，000欧姆的上拉电阻器的“伪开路”漏极控制总线线路上的400kHz波形，其 中在逻辑低到高转变开始时启用TAP电路达短时间周期。如可容易地观察到，图6中所示 的波形具有比图5中所示的波形的上升时间快得多的上升时间。这是因为上拉电阻器206 被有效地短路达极短暂时间周期(例如，50纳秒)，因此电容208的充电比可仅通过上拉电阻器充电快得多。在总线线路电容408已充电之后，所述10，000欧姆上拉电阻器仅维持所 述总线线路上的电压电平。因此，根据本发明的教示，减少平均功率同时可实现较快上升时 间。参照图7，其描绘在启用TAP特征的情形下以约5MHz运行的图4中所示的电路的 输出逻辑电平转变的电压对时间波形。约50纳秒持续时间的TAP用于产生图7中所示的 逻辑信号波形，其中总线线路电容408为约100皮可法拉且上拉电阻器206为约10，000欧姆。现在参照图8，其描绘根据本发明的具体实例性实施例的TAP-I2C逻辑模块的管线 式SCL实施方案的示意性逻辑图。还参照图9，其描绘图8中所示的TAP-I2C逻辑模块的操 作的示意性时序图。I2C总线上用于驱动并接收SDA信号的I2C输入-输出(I/O)逻辑大 致由数字850表示。I2C总线上用于驱动并接收SCL信号的I2C输入-输出(I/O)逻辑块 大致由数字852表示。I2C总线上的SDA及SCL信号分别由数字812及818表示。内部SDA信号802从I2C逻辑(未显示)产生，接着内部SCL信号804随后从所 述I2C逻辑(未显示)产生。SDA信号802的逻辑电平(状态)在SCL信号804改变逻辑 电平(转变状态)时确定。图8及图9中显示倒置的内部SCL信号804。SCL转变检测器 854检测SCL信号804何时从一个逻辑电平转变到另一逻辑电平(二进制逻辑具有两个逻 辑电平状态)且将产生第一脉冲806，所述第一脉冲具有比SDA信号802的持续时间短的持 续时间。此第一脉冲806致使SDA TAP-I2C驱动器晶体管202 (图3)在SDA信号812处于 高逻辑电平时通过驱动器晶体管202的低导通阻抗对SDA线路的电容进行预充电。当SDA 信号812处于低逻辑电平时，不必对所述SDA线路的电容进行预充电，这是因为驱动器晶体 管208 (图3)是导通的且具有低导通阻抗。在SDA信号812 I2C总线线路已大致预充电到高逻辑电平之后，在适当时，通过使 用由SCL I/O驱动器逻辑852控制的低导通阻抗驱动器晶体管202来将SCL信号SlSI2C 总线线路预充电到高逻辑电平。转变检测器856检测第一脉冲806何时从逻辑高去往逻辑 低，接着由转变检测器856产生第二脉冲816。第二脉冲816在SCL信号SlSI2C总线线路 的充电期间控制脉冲时序发生及持续时间。由于在用于低到高逻辑电平的SCL信号818转变时读取SDA信号812数据，因此 SDA信号812逻辑电平在相关联SCL信号818从一个逻辑电平改变(转变)到另一逻辑电 平之前已固定到稳定的逻辑电平是重要的。根据本发明的教示，这是通过“管线输送”内部 SCL信号804以使得SCL TAP-I2C驱动器晶体管202b在与SDA信号802相关联的TAP-I2C 驱动器晶体管202a已接通之后的所需时间处接通来实现的。TAP-I2C驱动器晶体管202可对I2C总线电容进行预充电的时间的长度取决于 I2C数据速率，且可以是(例如，但不限于)约24纳秒(ns)或42ns。在图8中所示的实 例性实施例中，通过针对对24ns或42ns延迟的相应选择及针对TAP-I2C脉冲宽度而使用 I2CC0N<XHS>及I2CC0N<HS>控制线路可实现低速、高速及超高速数据速率。根据本发明的 教示，一旦TAP-I2C脉冲已对I2C总线线路进行充电，正常上拉电阻器便将维持所述逻辑电 平直到下一逻辑电平转变。TAP-I2C逻辑模块可在操作上与现有技术I2C装置兼容且将增 强所有I2C装置在具有连接到其的至少一个TAP-I2C装置的I2C总线上操作的操作速度。参照图10，其描绘根据本发明教示的使用TAP-I2C逻辑模块时I2C总线的信号线路上的信号上升时间对电容负载的曲线图。参照图11，其描绘根据本发明教示的并入有TAP-I2C逻辑模块的TAP-I2C系统的 示意性框图。如图8中所示，TAP-I2C逻辑模块由数字1100表示且根据本发明的教示集成 到TAP-I2C系统中。尽管已参照本发明的实例性实施例来描绘、描述并界定本发明的实施例，但此类 参照并不意味着限制本发明，且不应推断出存在此限制。所揭示的标的物能够在形式及功 能上具有大量修改、更改及等效形式，如所属领域的技术人员将会联想到此等修改、更改及 等效形式并受益于本发明。所描绘及所描述的本发明的实施例仅作为实例，且并非是对本 发明范围的穷尽性说明。
权利要求
1.一种用于快速地对I2C总线线路进行充电的设备，其包括 第一延时电路；第二延时电路；SDA线路驱动器，其耦合到I2C总线的SDA线路； SCL线路驱动器，其耦合到所述I2C总线的SCL线路； 其中所述第一延时电路在检测到处于第一逻辑电平的内部SDA信号之后即刻产生第一脉 冲，所述第一脉冲具有第一脉冲持续时间，所述第二延时电路在检测到所述第一脉冲的完成且检测到处于所述第一逻辑电平的 内部SCL信号之后即刻产生第二脉冲，所述第二脉冲具有第二脉冲持续时间， 所述第一脉冲持续时间短于所述内部SDA信号的持续时间； 所述第二脉冲持续时间短于所述内部SCL信号的持续时间；且借此 所述SDA线路驱动器在所述第一脉冲持续时间期间通过低阻抗电路对SDA线路电容进 行充电，且所述SCL线路驱动器在所述第二脉冲持续时间期间通过低阻抗电路对SCL线路电容进 行充电。
2.根据权利要求1所述的设备，其中所述第一脉冲持续时间为从约24纳秒到约42纳秒。
3.根据权利要求1所述的设备，其中所述第二脉冲持续时间为从约24纳秒到约42纳秒。
4.根据权利要求1所述的设备，其中所述SDA及SCL线路驱动器包括耦合于电压源与 所述I2C总线的相应SDA及SCL线路之间的P沟道场效晶体管。
5.根据权利要求1所述的设备，其中所述内部SDA及SCL信号具有从约400kHz到约 5MHz的数据速率。
6.根据权利要求1所述的设备，其中所述内部SDA及SCL信号具有5MHz以上的数据速率。
7.一种用于快速地对I2C总线线路进行充电的方法，所述方法包括以下步骤 在检测到处于第一逻辑电平的内部SDA信号之后即刻产生第一脉冲，所述第一脉冲具有第一脉冲持续时间；在检测到所述第一脉冲的完成且检测到处于所述第一逻辑电平的内部SCL信号之后 即刻产生第二脉冲，所述第二脉冲具有第二脉冲持续时间；在所述第一脉冲持续时间期间对I2C总线的SDA线路电容进行充电；及 在所述第二脉冲持续时间期间对所述I2C总线的SCL线路电容进行充电。
8.根据权利要求7所述的方法，其中借助耦合到所述I2C总线的所述SDA线路的SDA 线路驱动器来完成所述对所述SDA线路电容进行充电的步骤。
9.根据权利要求8所述的方法，其中在所述第一脉冲持续时间期间，所述SDA线路驱动 器为电压源与所述SDA线路之间的低阻抗电路。
10.根据权利要求7所述的方法，其中借助耦合到所述I2C总线的所述SCL线路的SCL 线路驱动器来完成所述对所述SCL线路电容进行充电的步骤。
11.根据权利要求10所述的方法，其中在所述第二脉冲持续时间期间，所述SCL线路驱 动器为电压源与所述SCL线路之间的低阻抗电路。
12.根据权利要求7所述的方法，其中所述第一脉冲持续时间短于所述内部SDA信号的 持续时间。
13.根据权利要求7所述的方法，其中所述第二脉冲持续时间短于所述内部SCL信号的 持续时间。
14.根据权利要求7所述的方法，其中所述第一脉冲持续时间为从约24纳秒到约42纳秒。
15.根据权利要求7所述的方法，其中所述第二脉冲持续时间为从约24纳秒到约42纳秒。
16.根据权利要求7所述的方法，其中所述内部SDA及SCL信号具有从约400kHz到约 5MHz的数据速率。
17.根据权利要求7所述的方法，其中所述内部SDA及SCL信号具有5MHz以上的数据速率。
全文摘要
本发明揭示一种I2C总线兼容装置，其在用作时钟主控器时包括瞬时有源上拉I2C(“TAP-I2C”)逻辑模块，所述逻辑模块具有耦合于正电源电压与所述I2C总线上的相应串行数据(“SDA”)及串行时钟(“SCL”)线路之间的高侧驱动器晶体管，例如，P沟道场效晶体管(FET)。用于所述SDA及SCL线路的高侧输出驱动器晶体管由所述TAP I2C逻辑模块依序启动达短暂周期以在其低到高逻辑电平转变期间首先对所述SDA线路的电容进行预充电且接着对所述SCL线路的电容进行预充电。对I2C总线线路的电容进行预充电还将使所有I2C兼容装置的总线传送操作加速，这是因为通过低阻抗有源上拉驱动器晶体管对所述I2C总线线路的所述电容进行充电将比通过无源上拉电阻器快得多。
文档编号G06F13/42GK102007480SQ200980113016
公开日2011年4月6日 申请日期2009年9月2日 优先权日2008年9月8日
发明者布雷特·沃尔特斯, 维恩·斯蒂芬斯 申请人:密克罗奇普技术公司