专利名称：一种对系统级芯片进行验证的硬件平台装置的制作方法
技术领域：
本发明涉及无线通信技术领域，特别是指一种对系统级芯片进行验证的硬件平台装置。
背景技术：
随着高清电视、网络视频、在线游戏等多媒体应用的发展，用户对无线局域网(WLAN, Wireless Local Area Network)的数据传输速率的需求迅速增长，802. Iln标准中规定的物理层速率为600Mbps，高传输速率对整体系统平台提出了较高的要求。面向高级国际移动通信(IMT-Advanced)的新一代移动通信、无线局域网、无线城 域网、高速短距离无线通信系统的物理层协议有较多的共同特点(I)占用信号带宽均为20MHz或40MHz，未来带宽可能扩展到IOOMHz ；⑵采用OFDM和高性能信道编解码技术作为物理层调制解调方式；(3)在基带混合电路芯片架构实现上，有较多的可统一共性。IMT-Advanced通信系统的物理层技术指标是基带采用MM0+0FDM方式；基带信号处理器的基带业务速率通常在lOOMbpiTlOOOMbps ;模数/数模转换器的指标通常大于lOOMsps，精度IObit 14bit ;系统传输带宽为20 IOOMHz。同时，面向未来頂T-Advanced宽带通信系统的宽带无线芯片设计验证对原型系统的验证提出了类似的需求。提高验证效率和验证的可重用性也是十分必要的。当今，现场可编程门阵列(FPGA，FieldProgrammable Gate Array)器件的规模增长迅速,包含有大量的IP和存储单元(如内嵌的rise处理器和DSP模块等)以及多种1/0接ロ，这些特性使得FPGA成为实现SoC功能验证方案的理想选择。
现有技术存在如下问题目前已有的开发平台大都是对协议进行部分验证，如采用现有无线网卡的PHY模块来验证MAC层协议，或设计的FPGA开发平台仅能单独验证协议中的硬件逻辑部分，而不适合验证软硬件结合开发协议，或设计的软硬件协同的平台虽然能够满足验证软硬件协同设计的要求，但相应的FPGA资源却过少。因此结合设计的需求，设计ー款超高速的应用与无线局域网SoC的验证平台迫在眉睫。
发明内容
本发明要解决的技术问题是提供一种对系统级芯片进行验证的硬件平台装置，使得媒体访问控制层、物理层、AD/DA模拟前端部分等功能实现更为简便，并且解决了单独进行软件或硬件调试带来的弊端，可实现软硬件协同仿真验证。为解决上述技术问题，本发明提供一种对系统级芯片进行验证的硬件平台装置，与主机连接，装置包括媒体访问控制上层单元，与所述主机连接，用于通过系统总线对所述硬件平台装置进行扩展，以及在验证过程中提供各种运算功能；媒体访问控制下层单元，与所述媒体访问控制上层单元连接，用于实现包括信道竞争、数据发送与接收、数据加解密、数据分片与重组在内的各种硬件逻辑；数字基带验证単元，与所述媒体访问控制下层单元连接，提供上行接□和下行接ロ，用于实现包括交织、解交织、同步、快速傅里叶变换、滤波、调制和解调在内的各种操作；管理扩展接ロ単元，与所述媒体访问控制上层单元连接，用于当对所述硬件平台装置进行扩展时，连接预先定制的存储器、现场可编程门阵列。所述的硬件平台装置中，所述媒体访问控制上层单元包括ARM模块，用于实现各种媒体访问控制上层协议；USB接ロ，用于实现所述主机与所述媒体访问控制下层单元之间的通信；以太网媒体访问控制接ロ，通过物理层芯片与所述主机连接，用于实现所述主机与所述媒体访问控制下层单元中的现场可编程门阵列内部的MAC硬件逻辑之间的通信。所述的硬件平台装置中，所述ARM模块具体为ARM处理器。所述的硬件平台装置中，所述媒体访问控制下层单元包括现场可编程门阵列、同步动态随机存储器模块、USB物理层模块、以太网媒体访问控制物理层模块、复杂可编程逻辑器件模块和闪存模块；所述现场可编程门阵列内部设有同步动态随机存储器接ロ、USBMAC接ロ、以太网媒体访问控制MAC接ロ、JTAG接ロ、复杂可编程逻辑器件接ロ和闪存接ロ ；其中同步动态随机存储器模块连接所述同步动态随机存储器接ロ ；USB物理层模块连 接所述USB MAC接ロ；以太网媒体访问控制物理层模块连接所述以太网媒体访问控制MAC接ロ ；复杂可编程逻辑器件模块连接所述复杂可编程逻辑器件接ロ ；闪存模块连接所述闪存接ロ与外部的井口，用于通过所述主机下载可执行文件到闪存中，实现快速被动并行配置(FPP, Fast passive parallel)的配置方式。所述的硬件平台装置中，所述现场可编程门阵列中还设有对语音、视频和数据业务进行处理的扩展以太网业务接口和USB接ロ ；以及，所述现场可编程门阵列中还设有对上行数据和下行数据进行存储的同步动态随机存储器。所述的硬件平台装置中，所述数字基带验证単元包括现场可编程门阵列、双倍数据率传输同步动态随机存储器模块、连接器HSMC5、连接器HSMC6、连接器HSMC7和连接器 HSMC8 ;其中所述现场可编程门阵列包括数字基带核心算法模块和模数数模模拟前端接ロ ；所述双倍数据率传输同步动态随机存储器模块，与所述现场可编程门阵列连接，作为外部存储器用于在调试过程中暂存上行数据；所述连接器HSMC5、连接器HSMC6、连接器HSMC7和连接器HSMC8连接所述模数数模模拟前端接ロ，用于根据不同的配置实现多种模式下的多入多出功能。所述的硬件平台装置中，还包括电源管理模块，所述电源管理模块包括5V转3. 3V的第一电源模块，5V转I. 8V的电源模块，5V转2. 5V的第三电源模块。所述的硬件平台装置中，所述管理扩展接ロ単元包括连接器HSMC1、连接器HSMC2、连接器HSMC3和连接器HSMC4，用于当对所述硬件平台装置进行扩展时，作为连接预先定制的存储器、现场可编程门阵列和/或ARM模块的接ロ。所述的硬件平台装置中，所述连接器HSMCl、连接器HSMC2、连接器HSMC3和连接器HSMC4，用于根据不同的定制实现多种模式下的功能扩展。与现有技术相比，本发明的上述技术方案的有益效果如下
本发明由于将媒体访问控制层的功能分别由媒体访问控制上层单元和媒体访问控制下层单元实现，物理层的功能由数字基带验证単元实现，并且通过管理扩展接ロ単元根据不同的验证模式来灵活配置与AD/DA模拟前端之间的连接关系，因此使得媒体访问控制层、物理层、AD/DA模拟前端部分等功能实现更为简便，并且解决了单独进行软件或硬件调试带来的弊端，可实现软硬件协同仿真验证。
图I为本发明实施例对系统级芯片进行验证的硬件平台装置结构示意 图2为本发明实施例原型验证系统整体架构；
图3为本发明实施例WLAN SOC芯片架构 图4为本发明实施例媒体访问控制上层协议系统框 图5为本发明实施例6X 0FDM-MIM0原型系统 图6为本发明实施例硬件平台装置的应用系统。
具体实施方式
为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。本发明实施例提供一种对系统级芯片进行验证的硬件平台装置，该硬件平台装置与主机连接，如图I所示，装置包括
媒体访问控制上层单元101,与主机连接,并通过HSMC与媒体访问控制下层单元连接，用于通过系统总线对所述硬件平台装置进行扩展，以及在验证过程中提供ARM (AdvancedRISC Machine)处理器的各种资源；
媒体访问控制下层单元102，通过HSMC与所述媒体访问控制上层单元连接，用于实现包括信道竞争、数据发送与接收、数据加解密、数据分片与重组在内的各种硬件逻辑；
数字基带验证単元103，与所述媒体访问控制下层单元连接，提供上行接口和下行接ロ，用于实现包括交织、解交织、同步、快速傅里叶变换、滤波、调制和解调在内的各种操作；
管理扩展接ロ単元104，用于当对所述硬件平台装置进行扩展时，连接预先定制的存储器、现场可编程门阵列(FPGA, Field Program Gate Array)和/或ARM模块。应用所提供的技术手段，由于将媒体访问控制层的功能分别由媒体访问控制上层単元101和媒体访问控制下层单元102实现，物理层的功能由数字基带验证単元103实现， 并且可根据不同的验证模式来灵活配置与模数数模模拟前端之间的连接关系，因此使得媒体访问控制层、物理层、模数数模模拟前端部分等功能实现更为简便，并且解决了单独进行软件或硬件调试带来的弊端，可实现软硬件协同仿真验证。其中，ARM处理器是一种精简指令集(RISC,ReducedInstruction Set Computer)芯片，RISC并非只是简单地去減少指令，而是把着眼点放在了如何使计算机的结构更加简单合理地提高运算速度上；RISC结构优先选取使用频率最高的简单指令，避免复杂指令；将指令长度固定，指令格式和寻地址方式种类減少；以控制逻辑为主，不用或少用微码控制等措施来达到上述目的。在一优选实施例中，技术方案中提供的对系统级芯片进行验证的硬件平台装置具体为无线局域网SoC芯片，即在ー个SoC芯片上实现所述硬件平台装置。如图2所示，描述了硬件平台装置工作时所处系统的整体设计框图，可以采用主机驱动+媒体访问控制(MAC, Media Access Control)协议加速器的工作方式,其中，主机中设置业务逻辑以控制整个验证系统，此时MAC上层协议的软件代码运行在主机的协议栈中，主机与无线局域网SoC芯片之间采用通用接ロ，这ー阶段的硬件平台装置中不必包含CPU和/或DSP等处理器。媒体访问控制上层单元101具体包括
ARM模块，用于实现各种媒体访问控制上层协议；
USB接ロ，用于实现所述主机与所述媒体访问控制下层单元之间的通信；
以太网媒体访问控制(EMAC, Ethernet Media Access Control)接ロ，通过物理层(PHY)芯片与所述主机连接，用于实现所述主机与所述媒体访问控制下层单元中的现场可编程门阵列内部的MAC硬件逻辑之间的通信。其中，所述ARM模块具体为ARM处理器。ARM处理器与现场可编程门阵列FPGA之间协调工作，同时在ARM处理器内部支持实现媒体访问控制上层协议，在FPGA内部支持实现媒体访问控制下层-MAC层功能，可实现软硬件协同エ 作。媒体访问控制下层单元102包括现场可编程门阵列FPGA、同步动态随机存储器(SDRAM, Synchronous Dynamic Random Access Memory)模块、USB 物理层(USB PHY)模块、EMAC 物理层(EMAC PHY)模块、复杂可编程逻辑器件(CPLD，Complex Programmable LogicDevice)模块和闪存(FLASH)模块；所述现场可编程门阵列内部设有USB MAC接ロ、EMACMAC 接 ロ、同步动态随机存储器(SDRAM, Synchronous Dynamic Random Access Memory)接ロ、JTAG 接 ロ、CPLD 接口和 FLASH 接 ロ；其中
SDRAM模块连接所述FPGA的SDRAM接ロ ；
USB PHY模块接ロ连接所述FPGA内USB MAC接ロ；
EMAC PHY模块连接所述FPGA的EMAC MAC接ロ；
CPLD模块连接FPGA的CPLD接ロ ；
FLASH模块连接所述FLASH接ロ与外部的并ロ，用于通过所述主机下载可执行文件到FLASH中，实现快速被动并行配置(FPP, Fast passive parallel)的配置方式。数字基带验证単元103包含现场可编程门阵列FPGA、双数据传输同步动态随机存储器(DDR SDRAM, DoubleDataRate Synchronous Dynamic Random Access Memory)模块、连接器HSMC5、连接器HSMC6、连接器HSMC7和连接器HSMC8 ;其中
所述现场可编程门阵列FPGA中包含数字基带核心算法模块和模数数模(AD/DA，Analog Digital/Digital Analog)模拟前端接 ロ ；其中
DDR SDRAM模块，与所述现场可编程门阵列FPGA连接，作为外部存储器用于在调试过程中暂存上行数据。所述连接器HSMC5、连接器HSMC6、连接器HSMC7和连接器HSMC8连接所述现场可编程门阵列的AD/DA模拟前端接ロ，用于根据不同的配置实现多种模式下的多入多出功倉^:。数字基带核心算法模块中携帯的核心算法应当符合相应协议的規定。媒体访问控制下层单元102中的现场可编程门阵列FPGA中还设有对语音、视频和数据业务进行处理的扩展以太网业务接口和USB接ロ ；以及，所述现场可编程门阵列中还设有对上行数据和下行数据进行存储的同步动态随机存储器SDRAM。管理扩展接ロ单元104还包括连接器HSMCl、连接器HSMC2、连接器HSMC3和连接器HSMC4，用于当对所述硬件平台装置进行扩展时，作为连接预先定制的存储器、现场可编程门阵列和/或ARM模块的接ロ。在一个优选的实施例中，可以采用嵌入式系统的方式来进行实现对系统级芯片进行验证的硬件平台装置，如图3所示，验证系统包括主机和适用于WLAN的硬件平台装置，其中硬件平台装置包括媒体访问控制上层单元101、媒体访问控制下层单元102、数字基带验证单元103、管理扩展接ロ単元104和电源管理模块。媒体访问控制上层单元101中的各个模块具有如下功能
ARM模块，用于实现各种媒体访问控制上层协议；通常，这些协议应当是符合IEEE802. 11协议的要求。USB接ロ，当验证系统采用主机驱动+MAC协议加速器的方式来实现无线局域网SoC芯片方案时，用于实现所述主机与所述媒体访问控制下层单元之间的通信；
EMAC接ロ，通过PHY芯片与所述主机连接，用于实现所述主机与所述媒体访问控制下层单元中的现场可编程门阵列内部的MAC硬件逻辑之间的通信。媒体访问控制下层单元102包括现场可编程门阵列FPGA、SDRAM模块、USB PHY模块、EMAC PHY模块、CPLD模块和FLASH模块；所述现场可编程门阵列内部设有USB MAC接ロ、EMAC MAC 接 ロ、SDRAM接 ロ、JTAG 接 ロ、复杂可编程逻辑器件(CPLD，Comp I ex ProgrammableLogic Device)接口和 FLASH 接 ロ ；其中
SDRAM模块连接所述FPGA的SDRAM接ロ ；
USB PHY模块接ロ连接所述FPGA的USB MAC接ロ；
EMAC PHY模块连接所述FPGA的EMAC MAC接ロ；CPLD模块连接FPGA的CPLD接ロ ；
FLASH模块连接所述FPGA的FLASH接ロ与并ロ，用于通过所述主机下载可执行文件到FLASH中实现FPP配置方式。数字基带验证单元103，包括现场可编程门阵列FPGA、DDR SDRAM模块、连接器HSMC5、连接器HSMC6、连接器HSMC7和连接器HSMC8 ;其中
所述现场可编程门阵列FPGA包括数字基带核心算法模块和AD/DA模拟前端接ロ ；所述DDR SDRAM模块，与所述现场可编程门阵列FPGA连接，作为外部存储器用于在调试过程中暂存上行数据；
所述连接器HSMC5、连接器HSMC6、连接器HSMC7和连接器HSMC8连接所述AD/DA模拟前端接ロ，用于根据不同的配置实现多种模式下的多入多出功能。电源管理模块，所述电源管理模块包含5V转3. 3V的第一电源模块，5V转I. 8V的第二电源模块，5V转2. 5V的第三电源模块。在另ー优选的实施例中，如图4所示，基于FPGA与ARM处理器的媒体访问控制层的实现部分，为了提高MAC协议的性能，本验证系统采用了软硬件结合的方式进行验证エ作。验证系统中，其中，现场可编程门阵列是指所述媒体访问控制下层单元102中的现场可编程门阵列与所述数字基带验证単元103中的现场可编程门阵列；FPGA内部具有丰富的资源，不仅包括AHB总线，还有GMAC、UART、定时器等接ロ。媒体访问控制上层单元101中的所述ARM模块具体为ARM处理器。ARM处理器与现场可编程门阵列FPGA之间协调工作，在ARM处理器内部支持实现媒体访问控制上层协议，同时在FPGA内部支持实现媒体访问控制下层-MAC层的功能，以此实现软硬件之间的协同工作。为了兼顾两种设计的需求，使用连接器HSMC接ロ进行扩展，采用包含与主机通信的通用接ロ如USB接口和EMAC接ロ等，同时也使用了嵌入式处理器，装置上通过连接器HSMC外扩ー个ARM926硬核和诸多外设连接，其最大特点就是把片上总线引出到芯片的外部引脚，并利用这条总线扩展验证系统。其中，
媒体访问控制下层单元102与数字基带验证単元103则是基于FPGA实现。为了提高MAC协议的性能，本系统采用了软硬件结合的实现方案。FPGA内部具有丰富的资源，不仅包括AHB总线，还有GMAC、UART、定时器等接ロ，通过这个扩展平台可以利用ARM平台上的大部分资源，用户可根据自身的设计阶段进行相应的选择。其中，媒体访问控制下层单元102，通过HSMC与所述媒体访问控制上层单元连接，用于实现包括信道竞争、数据发送与接收、数据加解密、数据分片与重组在内的各种硬件逻辑；数字基带验证単元103，与所述媒体访问控制下层单元连接，提供上行接口和下行接ロ，用于实现包括交织、解交织、同步、快速傅里叶变换、滤波、调制和解调在内的各种操作。 应用实施例所提供的技木，由于FPGA内部具有丰富的资源，不仅包括AHB总线，还有 GMAC、通用串行数据总线(UART, Universal Asynchronous Receiver/Transmitter)、定时器等接ロ，因此通过这个扩展平台可以利用ARM处理器的大部分资源，用户可根据自身的设计阶段进行相应的选择。在另ー优选的实施例中，如图5所示，描述了硬件平台装置的可扩展性，其中 数字基带部分，在最新的802. Iln标准中，物理层速率最高可达600Mbps。为了满足如
此高的传输速率的要求，设计中充分考虑了模块的时钟系统与电源系统，总线可与母板时钟同步或异步，同时采用时钟端接的方式来保证时钟信号的完整，电源可由母板提供也可由扩展板自己提供，同时采用了 HSMC连接器与模拟前端开发板连接，能够最大限度的满足速度与阻抗匹配的要求，同时也增加了设计的灵活性，用户可以根据不同的需求进行不同层次的测试，包括存在PHY基带的测试和包含物理层模拟前端的测试，缩短了产品的开发周期。同时模块还包含了外部存储器有DDR SDRAM，在调试过程中可以用来暂存上行数据。模块同时包含通用的其他外设接ロ如介质无关接ロ/吉比特媒体独立接ロ/串行外围接ロ/串行总线(MII/GMII/SPI/I2C)接ロ，可以满足不同扩展需求；
AD/DA模拟前端，为了设计的方便与实用，将物理层天线，射频芯片，中频芯片等模块设计在ー块单独的小板上，通过连接器与基板连接，发送吋，将数据进行DA转换，转化为模拟信号，然后通过射频部分将数据发送出去，接收时，接收射频数据，进行相应处理増加驱动能力后进行AD处理，然后将数字信号交给数字基带模块进行处理；由于通过高速阻抗匹配连接器进行扩展，増加了设计的灵活性，给设计带来了方便。通过载板将基板和AFE模拟前端板连接在一起，可以构成一个完整的超高速无线局域网SoC开发与验证平台，同时也可以连接两套上述开发板，从而组成ー个最小的存在两个站点的超高速无线局域网络。同时也可以使用连接器进行功能扩展，可扩展存储卡、FPGA开发板等不同资源来满足设计需求。使用该硬件平台装置可以支持多种通信链路，通过灵活的配置模拟射频前端载板，能实现对多种模式下的MIMO进行支持。在ー个应用场景中，应用各个实施例中所提供的技术手段，如附图6所示，硬件平台装置包括媒体访问控制上层单元101、媒体访问控制下层单元102、数字基带单元验证模块103、管理扩展接ロ 104和电源管理模块；
媒体访问控制上层单元101主要完成站点控制、数据帧的队列管理等功能，主要包括ARM926硬核和DDR SDRAM,FLASH等外设，其最大特点就是把系统总线引出到芯片的外部引脚，利用这条总线就可以扩展系统。使用HSMC接ロ进行扩展。FPGA内部具有丰富的资源，不仅包括先进高性能总线(AHBAdvanced High-performance Bus),还有GMAC、UART、定时器等接ロ，通过这个扩展平台可以利用ARM平台上的大部分资源，用户可根据自身的设计阶段进行相应的选择。媒体访问控制下层单元102，主要包含FPGA、SDRAM存储器、USB接口和EMAC接ロ等，所述FPGA内用于实现媒体访问控制器的硬件逻辑部分，主要实现信道竞争、数据的发送与接收、数据加解密、数据分片与重组等功能是整个设计的核心；所述USB接ロ，用于通过主机与FPGA内部的媒体访问控制器硬逻辑进行数据和命令的交互。数字基带验证单元103，主要包含FPGA芯片、DDR SDRAM、HSMC5/6/7/8等，所述 FPGA内用于实现数字基带验证単元103，主要用于实现交织、解交织、同歩、FFT、滤波、调制、解调等操作，所述的DDR SDRAM芯片，主要用于暂时存储上行数据，HSMC5/6/7/8，可根据不同的需求灵活的配置AD/DA模拟前端接ロ的模拟射频部分，同时可实现对不同模式的支持。电源管理模块包括5V转3. 3V的第一电源模块、5V转I. 8V电源芯片的第二电源模块、5V转2. 5V的第三电源模块。以基于ARM与FPGA的WLAN SOC验证系统实现为例，软件平台采用ARM926微处理器，该平台采用24位地址总线，16位数据总线的方式，进行数据传输。WLAN验证系统对数据的处理过程如下
(I)下行接收数据
基于ARM处理器实现的媒体访问控制上层单元101，通过外部总线接ロ与基于FPGA实现的媒体访问控制下层单元102进行通信，媒体访问控制上层单元101根据待发数据将描述符在外部存储器中的24bit首地址写入媒体访问控制下层单元102中某一发送描述符缓存控制器Tx_DescBuff的描述符地址寄存器Tx_DP中，并同时将该Tx_DescBuff对应的发送使能寄存器Tx_En置“ I ”，媒体访问控制下层单元102完成对发送描述符相应寄存器的读取以及相应DMA的申请，完成数据的发送同时将发送数据状态的回写，同时通过板上互连内部总线与数字基带验证单元103交互，实现数据的数据成帧、前向编码、映射，前向补偿、FFT变换、数字滤波等操作，后经DA变换，转化成模拟信号后通过AD/DA模拟前端接ロ，完成数据的发送。(2)上行接收数据
开发平台通过HSMC5/6/7/8连接的AD/DA模拟前端接ロ接收数据，接收到数据后通过数字基带验证単元103将数据经数字滤波、频偏校正、IFFT、解映射、前向解码等操作后发送给媒体访问控制下层单元102，在其中实现MAC下层协议的核心算法的数字部分，通过外部总线接ロ与媒体访问控制上层单元101通信，媒体访问控制上层单元101将描述符在外部存储空间的24位地址写入媒体访问控制下层单元102中某一个接收描述符缓存控制器Rx_DescBuff的描述符地址寄存器Rx_DP中。媒体访问控制上层单元101根据接收帧的具体要求生成接收描述符并存入外部存储器中，同时查寻Rx_DesCBuff的状态并获取一空闲的接收描述符缓存控制器Rx_DescBuff, Rx_DescBuff申请DMA,完成数据的接收。本发明提供的连接器HSMC可灵活配置模拟射频前端载板，能实现对多种模式的MIMO支持，也可以对存储器和FPGA资源进行扩展，具有较高的灵活性和可配置性。本发明提供的硬件装置，可广泛地应用于IEEE 802. Ilx协议规定的MAC媒体访问控制器与数字基带系统设计。以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修 改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种对系统级芯片进行验证的硬件平台装置，所述装置与主机连接，其特征在于，所述装置包括 媒体访问控制上层单元，与所述主机连接，用于通过系统总线对所述硬件平台装置进行扩展，以及在验证过程中提供各种运算功能； 媒体访问控制下层单元，与所述媒体访问控制上层单元连接，用于实现包括信道竞争、数据发送与接收、数据加解密、数据分片与重组在内的各种硬件逻辑； 数字基带验证単元，与所述媒体访问控制下层单元连接，提供上行接ロ和下行接ロ，用于实现包括交织、解交织、同步、快速傅里叶变换、滤波、调制和解调在内的各种操作； 管理扩展接ロ単元，与所述媒体访问控制上层单元连接，用于当对所述硬件平台装置进行扩展时，连接预先定制的存储器、现场可编程门阵列。
2.根据权利要求I所述的硬件平台装置，其特征在于，所述媒体访问控制上层单元包括 ARM模块，用于实现各种媒体访问控制上层协议； USB接ロ，用于实现所述主机与所述媒体访问控制下层单元之间的通信； 以太网媒体访问控制接ロ，通过物理层芯片与所述主机连接，用于实现所述主机与所述媒体访问控制下层单元中的现场可编程门阵列内部的MAC硬件逻辑之间的通信。
3.根据权利要求2所述的硬件平台装置，其特征在干，所述ARM模块具体为ARM处理器<
4.根据权利要求I所述的硬件平台装置，其特征在于，所述媒体访问控制下层单元包括现场可编程门阵列、同步动态随机存储器模块、USB物理层模块、以太网媒体访问控制物理层模块、复杂可编程逻辑器件模块和闪存模块； 所述现场可编程门阵列内部设有同步动态随机存储器接ロ、USB MAC接ロ、以太网媒体访问控制MAC接ロ、JTAG接ロ、复杂可编程逻辑器件接ロ和闪存接ロ ； 其中 同步动态随机存储器模块连接所述同步动态随机存储器接ロ ； USB物理层模块连接所述USB MAC接ロ； 以太网媒体访问控制物理层模块连接所述以太网媒体访问控制MAC接ロ ； 复杂可编程逻辑器件模块连接所述复杂可编程逻辑器件接ロ ； 闪存模块连接所述闪存接ロ与外部的并ロ，用于通过所述主机下载可执行文件到闪存中，实现浮点处理器配置方式。
5.根据权利要求4所述的硬件平台装置，其特征在于，所述现场可编程门阵列中设有对语音、视频和数据业务进行处理的扩展以太网业务接口和USB接ロ ；以及， 所述现场可编程门阵列中还设有对上行数据和下行数据进行存储的同步动态随机存储器。
6.根据权利要求I所述的硬件平台装置，其特征在于，所述数字基带验证単元包括 现场可编程门阵列、双倍数据率传输同步动态随机存储器模块、连接器HSMC5、连接器HSMC6、连接器HSMC7和连接器HSMC8 ； 其中 所述现场可编程门阵列包括数字基带核心算法模块和模数数模模拟前端接ロ ；所述双倍数据率传输同步动态随机存储器模块，与所述现场可编程门阵列连接，作为外部存储器用于在调试过程中暂存上行数据； 所述连接器HSMC5、连接器HSMC6、连接器HSMC7和连接器HSMC8连接所述模数数模模拟前端接ロ，用于根据不同的配置实现多种模式下的多入多出功能。
7.根据权利要求I所述的硬件平台装置，其特征在于，还包括电源管理模块，所述电源管理模块包括5V转3. 3V的第一电源模块，5V转I. 8V的电源模块，5V转2. 5V的第三电源模块。
8.根据权利要求I所述的硬件平台装置，其特征在于，所述管理扩展接ロ単元包括连接器HSMCl、连接器HSMC2、连接器HSMC3和连接器HSMC4，用于当对所述硬件平台装置进行扩展时，作为连接预先定制的存储器、现场可编程门阵列和/或ARM模块的接ロ。
9.根据权利要求8所述的硬件平台装置，其特征在干，所述连接器HSMC1、连接器HSMC2、连接器HSMC3和连接器HSMC4，用于根据不同的定制实现多种模式下的功能扩展。
全文摘要
本发明涉及无线通信技术，具体涉及一种对系统级芯片进行验证的硬件平台装置，包括媒体访问控制上层单元，与主机连接，并通过连接器HSMC与媒体访问控制下层单元连接；媒体访问控制下层单元，通过连接器HSMC与媒体访问控制上层单元连接；数字基带验证单元，与媒体访问控制下层单元连接，提供上行接口和下行接口；管理扩展接口单元，与媒体访问控制上层单元连接。本发明使得媒体访问控制层、物理层、AD/DA模拟前端部分等功能实现更为简便，并且解决了单独进行软件或硬件调试带来的弊端，可实现软硬件协同仿真验证。
文档编号G06F11/26GK102681923SQ201110063259
公开日2012年9月19日 申请日期2011年3月16日 优先权日2011年3月16日
发明者吴斌, 周玉梅, 申航, 石殊, 程鹏, 马洪亮 申请人:中国科学院微电子研究所