专利名称：显示装置的内存架构及其控制方法
显示装置的内存架构及其控制方法
技术领域：
本发明是有关于一种内存架构及其控制方法，且特别是有关于一种显示装置的内存架构及其控制方法。
背景技术：
随着显示技术的快速发展，显示数据存储器(Display Data RAM,DDRAM)的设计愈显重要。DDRAM是一种显示装置内建的内存架构。此种内存的存取速度影响了显示装置的效能。 为了提高存取速度，DDRAM通常会配合仲裁器(arbiter)来分配各种操作的进行顺序。换言之，当有多个写入操作及/或读取操作同时进行时，即所谓的碰撞发生时，仲裁器会适当地分配各个操作的处理顺序，一般是将部分的操作延迟。举例来说，请参照图1，其绘示传统显示装置的信号的时序图。仲裁器依据一组输入信号 WREQ、WADR、DREQ, DADR 产生一组输出信号 WREQ_A、DREQ_A、ADR_A。写入信号 WREQ及地址信号WADR用来进行写入操作；显示信号DREQ及地址信号DADR用来进行显示操作。于此例中，如仲裁器所产生的地址信号ADR_A所示，写入操作占了仲裁器的二个写读周期如时段P1，而显示操作则占了仲裁器的三个写读周期如时段P2。于时间tl时，写入信号WREQ出现脉冲，配合其写入地址信号WADR所指定的地址
，仲裁器会进行地址
的写入操作。于时间t2时，显示信号DREQ出现脉冲，配合其显示地址信号DADR所指定的地址[a]，仲裁器会进行地址[a]的显示操作。然而，由于前一个地址
的写入操作尚未完成，即碰撞发生，故仲裁器会将时间t2时地址[a]的显示操作延迟至时间t3时进行。相仿地，地址[I]的写入操作会延迟至时间t4时执行，而地址[2]的写入操作会延迟至时间t5时执行。然而，于时间t5至t6之间，仲裁器的处理速度无法负荷，而遗失部分的操作，如遗失地址[b]的显示操作。由上述说明可知，当DDRAM以单笔画素(pixel)为单位来进行数据的存取时，DDRAM的速度取决仲裁器的写读周期。于此种情况下，若仲裁器在高速写入状态下读取或显示数据，将会因遇到碰撞导致读取或写入操作不断地向后延迟，而造成读取或写入操作的遗失。再者，对大容量的DDRAM而言，会有因信号走线增长的关系而使负载增加的问题。此问题造成时间边际变小，且在高速写入下会有存取失败的问题。
发明内容本发明系有关于一种显示装置的内存架构及其控制方法，利用多个仲裁器的架构而使得内存的数据可以高速存取。根据本发明的一方面，提出一显示装置的内存架构及其控制方法。内存架构包括一显示数据存储器及一内存控制器。显示数据存储器包括N个子内存及NXM个仲裁器。N为正整数，M为大于等于2的正整数。每一个子内存包含依地址所划分的M个内存区块。每M个仲裁器分别耦接至每一个子内存中的M个内存区块。内存控制器耦接至NXM个仲裁器。内存控制器依据一组输入请求信号及输入地址信号产生NXM组输出请求信号及输出地址信号并分别传送至NXM个仲裁器，以依序控制NXM个仲裁器的操作。根据本发明的另一方面，提出一种控制方法，适用于一显示装置的一内存架构。内存架构包括一显示数据存储器。显示数据存储器包括N个子内存及NXM个仲裁器，其中N为正整数，M为大于等于2的正整数。此方法包括多个步骤。接收一组输入请求信号及输入地址信号。依据此组输入请求信号及输入地址信号产生NXM组输出请求信号及输出地址信号。分别传送NXM组输出请求信号及输出地址信号至该NXM个仲裁器，以依序控制NXM个仲裁器的操作，每M个仲裁器分别耦接至每一个子内存中依地址所划分的M个内存区块。为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下。
图I绘示传统显示装置的信号的时序图。图2绘示依照本发明一实施例的控制方法的流程图。图3绘示依照本发明一实施例的显示装置的一例的方块图。图4A及图4B分别绘示为图3的内存控制器的输入及输出信号的一例的时序图。图5A及图5B绘示依照图3的仲裁器的输入及输出信号的一例的时序图。图6绘示乃8X8的显示区域的分区的一例的示意图。图7绘示乃图6的显示区域中各笔画素的排列的一例的示意图。图8绘示乃依照图7的画素排列方式各个仲裁器所负责的画素的示意图。图9绘示乃16X16的显示区域的分区的一例的示意图。主要组件符号说明300显示装置310 :主机320:内存控制器330 :显示数据存储器330_1 330_4 :子显示数据存储器332 (I 4，E/0):仲裁器334_1 334_4 :子内存334 (I 4，E/0):内存区块A/B/C/D (I 8，I 8):数据DREQ、DREQ(1 4)、DREQ (I 4，E/0)_A :显示请求信号M_E :偶数区域M_0:奇数区域M_00、M_01、M_10、M_11 :区域WADR、DADR、ADR_A、WADR (I 4，E/0)、DADR (I 4)、ADR (I 4，E/0) _A :地址信号WREQ.WREQd 4，E/0)、WREQ(1 4，E/0)_A :写入请求信号
S210、S220、S230 :流程步骤tl、t2、t 3、t4、t5、t6 :时间
具体实施方式本发明有关于一种显示装置的内存架构及其控制方法，利用多个仲裁器的架构而使得内存的数据可以高速存取。请参照图2，其绘示依照本发明一实施例的控制方法的流程图。此控制方法适用于一显示装置的一内存架构。内存架构包括一显示数据存储器。显示数据存储器包括N个子内存及NXM个仲裁器，其中N为正整数，M为大于等于2的正整数。每M个仲裁器分别耦接至每一个子内存中依地址所划分的M个内存区块。此方法包括多个步骤。于步骤S210所示，接收一组输入请求信号及输入地址信号。如S220所示，依据此组输入请求信号及输入地址信号产生NXM组输出请求信号及输出地址信号。如S230所示，分别传送NXM组输出 请求信号及输出地址信号至NXM个仲裁器，以依序控制NXM个仲裁器的操作。于此仲裁器的架构下，将能提高内存的数据存取速度。兹以应用此控制方法的一显示装置为例详细说明如下。请参照图3，其绘示依照本发明一实施例的显示装置的一例的方块图。于此例中，显示装置300包括一主机310、一内存控制器320、及一显示数据存储器330。主机310例如是一中央处理器(central processor unit)、或其它具运算能力的处理单元。内存控制器320耦接于主机310及显示数据存储器330之间，作为两者的沟通接口。显示数据存储器330包括N个子内存及NXM个仲裁器，如4个子内存334_1 334_4及8个仲裁器332 (I 4，E/0)。换言之，此例系以(N，M)等于(4，2)为例做说明，即显示数据存储器330具有N(=4)个子内存及NXM( = 8)个仲裁器,然不限于此。于子内存334_1 334_4中，每一个子内存包含依地址所划分的2个内存区块，故知，4个子内存334_1 334_4共包含8个内存区块334(1 4，E/0)。内存区块334(1 4，E)可称为奇数内存区块，而内存区块334(1 4，0)可称为偶数内存区块，两者例如是以地址排线的一个最低位(least significant bit,LSB)来寻址。然本发明亦不限于此。若以地址排线的两个LSB来寻址，则可将一个子内存分为4( = 22)个内存区块。以LSB寻址的实施例中，M较佳地可为2的正整数次方。然本发明亦不限于此。于配合地址译码器的其它实施例中，亦可设定M为其它大于2的正整数。 于此8个仲裁器332 (I 4，E/0)中，每2个仲裁器分别耦接至每一个子内存中的2个内存区块，如仲裁器332(1，E)及332(1，0)分别耦接至内存区块334(1，E)及334(1，0)、仲裁器332 (2，E)及332(2，0)分别耦接至内存区块334 (2，E)及334 (2，0)、仲裁器332 (3，E)及332(3，0)分别耦接至内存区块334(3，E)及334(3，O)、仲裁器332 (4，E)及332 (4，0)分别耦接至内存区块334(4，E)及334(4，0)。内存控制器320耦接至此8个仲裁器332 (I 4，E/0)，用以依序控制此8个仲裁器332(1 4，E/0)的操作。于控制仲裁器的操作时，内存控制器320例如是依据主机310所提供的一组输入请求信号及输入地址信号产生8组输出请求信号及输出地址信号，并分别传送至此8个仲裁器332(1 4，E/0)，以使每一个仲裁器能各自处理对应的一个内存区块。如此，由于显示数据存储器采用8个仲裁器，故内存控制器产生的输出请求信号及地址信号的工作周期可降低，例如可降为其输入请求信号的工作周期的1/8。换言之，内存控制器能产生较低频率的输出信号，使仲裁器能够有更多的写读时间。上述的说明系以(N，M)等于(4，2)为例做说明，然而本发明亦不限于此。由于显示数据存储器的组件数量系取决于N及M的数值，故内存控制器的输出信号工作周期可降低约1/NXM倍，从而使仲裁器的工作周期降低。换个角度视之，内存控制器所能接收的输入信号的频率可提高，使数据的存取速度增加。如此，不仅能大大地提高显示数据存储器的数据存取速度，还能提高显示装置的性能。请同时参照图3、图4A及图4B，图4A及图4B分别绘示为图3的内存控制器的输入及输出信号的一例的时序图。主机310所提供的一组输入请求信号及输入地址信号包含一写入请求信号WREQ及一写入地址信号WADR。依据此写入请求信号WREQ及写入地址信号WADR，内存控制器320所产生的8组输出请求信号及输出地址信号包含8个写入请求信号WREQ(1 4，E/0)及8个写入地址信号WADR(I 4，E/0)，其系分别提供至8个仲裁器332(1 4，E/0)。 对内存控制器320而言，输入的写入请求信号WREQ可为连续输入(series in)的脉冲信号，其例如具有连续的脉冲波形。此种写入请求信号WREQ表示主机310欲以单笔画素为单位来连续地写入数据。响应于写入请求信号WREQ，内存控制器320可依序于此些写入请求信号WREQ(I 4，E/0)产生脉冲，使其工作周期将降低。详言的，针对写入请求信号WREQ的前8个脉冲(对应于写入地址
[7])，内存控制器320的脉冲产生顺序例如是写入请求信号WREQ (I，E)、写入请求信号WREQ (2，E)、写入请求信号WREQ (3，E)、写入请求信号WREQ (4，E)、写入请求信号WREQ (I，0)、写入请求信号WREQ (2，0)、写入请求信号WREQ (3，O)、写入请求信号WREQ (4，O)。写入地址信号WADR (I 4，E/0)的产生方式亦相仿。如此，便能使每个写入请求信号WREQ(1 4，E/0)及写入地址信号WADR(1 4，E/0)的工作周期降低。再者，针对写入请求信号WREQ的后8个脉冲(其系对应于写入地址[8] [15])，此8个写入请求信号WREQ(1 4，E/0)的脉冲产生顺序亦相仿于写入请求信号WREQ的前8个脉冲。由此可知，此8个写入请求信号WREQ(1 4，E/0)中的每一个信号的工作周期可降低N X M倍，于此例中即降低8倍。此外，主机310提供的一组输入请求信号及输入地址信号可更包含一显示请求信号DREQ及一显示地址信号DADR。内存控制器320产生的8组输出请求信号及输出地址信号包含4个显示请求信号DREQ(1 4)及显示地址信号DADR(1 4)。每个显示请求信号及对应的显示地址信号传送至同一个子内存所耦接的两个仲裁器，如显示请求信号DREQ(I)及显示地址信号DADR(I)传送至子内存334_1所耦接的两个仲裁器332(l，E/0)。相仿地，每个显示请求信号DREQ(1 4)及显示地址信号DADR(1 4)的工作周期都能降低。请参照图5A及图5B，其绘示依照图3的仲裁器的输入及输出信号的一例的时序图。当接收到来自内存控制器320的8组输出请求信号及输出地址信号后，此8个仲裁器332(1 4，E/0)会分别产生8组子信号。各组子信号包含三个子信号，如子写入请求信号ffREQ(l, E) _A、一子地址信号ADR (I，E) _A、及一子显示请求信号DREQ (I，E) _A系形成一组子信号。故知，每个仲裁器可各自处理对应的一个内存区块的碰撞，如仲裁器332(1, E)处理地址
的写入操作与地址[a]的显示操作的碰撞。如此，虽然地址[a]的显示操作被延迟，但由于工作周期的降低，仲裁器能有充分的写读时间来处理被延迟的操作，而能避免有读取或写入操作遗失的问题。请继续参照图3。于显示数据存储器330中，每个子内存及对应的2个仲裁器可视为一个子显示数据存储器，故图3中有4个子显示数据存储器330_1 330_4。于一实施例中，为了避免写入方向改变而导致信号分时无效，即仲裁器的工作周期无法降低，不仅N个子显示数据存储器的作动顺序需相对称，各个子显示数据存储器中的M个内存区块的作动顺序亦需相对称。换言之，画素可以NXN的大小为一个最小单位做切换，使每个子显示数据存储器内部的所有电路看到的信号相对称。兹以图3为例，配合图6、图7、图8说明如下。请同时参照图3，图6、图7、图8。图6绘示乃8X8的显示区域的分区的一例的示意图。图7绘示乃图6的显示区域中各笔画素的排列的一例的示意图。图8绘示乃依照图 7的画素排列方式各个仲裁器所负责的画素的示意图。 如图6所示，针对一个8 X 8的显示区域，由于显示数据存储器330分为N ( = 4)个子显示数据存储器330_1 330_4，故此8X8的显示区域可以NXN( = 4X4)的显示大小来分区。如此，图6中会有4个显示区域，其例如是定义成对称的两个偶数区域M_E及两个奇数区域1_0，而分别对应至偶数内存区块334 (I 4，E)及奇数内存区块334(1 4，O)。如图7所示，于此8X8的显示区域中，显示装置300以单笔画素为单位来连续地显示64笔数据，即数据A/B/C/D(l 8，I 8)。数据A位于子显示数据存储器330_1中，数据B则是位于子显示数据存储器330_2中。因此，从图7的此显示区域可知，不论从横列方向X或直行方向y来看，此些数据所对应的子显示数据存储器330_1 330_4的顺序系呈现周期性，表示其作动顺序会相对称。再者，偶数区域M_E中的数据A位于内存区块334(1，E)中，奇数区域M_0中的数据A位于内存区块334(1，0)中。故可推知，各个子显示数据存储器中的2个内存区块的作动顺序亦相对称。假设输入请求信号有64个连续输入的脉冲，而每个脉冲用来写入一笔画素数据。此时，64个脉冲的产生顺序可对应至图7中的64笔数据的写入顺序。于一实施例中，针对输入请求信号的第k个脉冲及第k+1个脉冲，内存控制器于两个输出请求信号产生脉冲并分别传送至不同的两个仲裁器，其中k为正整数。以图7为例。当k等于I时，若写入方向为X方向，第I个脉冲对应至第I笔数据A(l，I)、第2个脉冲对应至第2笔数据B (2，I)。两笔数据A(l，l)与B(2，l)是由仲裁器332(1，E)与332(2，E)所负责的。故知，内存控制器320产生脉冲于两个输出请求信号即显示请求信号DREQ(1，E)及DREQ(2，E)，并传送至不同的两仲裁器332(1，E)与332(2，E)，从而避免碰撞。相仿地，若写入方向为y方向，两笔数据A(l，l)与B(l，2)亦能避免碰撞。如此，能避免让同一个子内存中的仲裁器同时进行存取，而降低碰撞的次数。于另一实施例中,针对输入请求信号的第k个脉冲及第k+(NXM)个脉冲，内存控制器于两个输出请求信号产生脉冲并分别传送至不同的两个仲裁器，其中k为正整数。以图7为例，N等于4^等于2，1^+0\10等于k+8。当k等于I时，若写入方向为X方向，第I个脉冲对应至第I笔数据A(l，l)、第k+(NXM) = 9个脉冲对应至第9笔数据B (1，2)。两笔数据A(l，l)与B(l，2)是由仲裁器332(1，E)与332(2，E)所负责的。相仿于上述实施例地，本实施例亦能避免让同一个仲裁器连续进行存取，而降低碰撞的次数。同理，写入方向为y方向亦然。上述以脉冲做说明的用意在于，内存控制器能基于数据写入方向上的考虑，来依序控制NXM个仲裁器的操作。换言之，如图7所示，不论数据写入方向为横列方向X或直行方向y，都能避免让同一个仲裁器连续处理两笔画素数据，而能确保每个仲裁器的工作周期都能降低。此外，请参照图9，其绘示乃16X16的显示区域的分区的一例的示意图。于此例中，(N，M)等于(4，4)，即显示数据存储器的每个子内存系分为4个内存区块。依据N( = 4)个子内存，此16X16的显示区域可以NXN( = 4X4)的显示大小来分区。如此，图6中会有4个显示区域，其例如是定义成对称的四个区域M_00、区域M_01、区域M_10、区域M_ll，而分别对应至每个子内存的4个内存区块。可推知地，不论数据写入方向为横列方向X或直行方向y，每个仲裁器的工作周期都能降低。 本发明上述实施例所揭露的显示装置的内存架构及其读取方法，具有多项优点，以下仅列举部分优点说明如下(I)由于使用了多个读仲裁器，来控制显示数据存储器中的子内存的存取操作，故可仲裁器的工作周期降低，避免仲裁器因过度频繁的碰撞导致写读动作的错误。(2)由于频率的下降，故能提升时间边际。再者，由于显示数据存储器中的每个子内存具有多个内存区块，故数据走线的长度可以减少，不仅缩小电路所需占用的面积，还能减少整体系统的功率消耗。如此，便能在节省面积的状况下，实现一个能供高速写入的显示数据存储器。综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视后附的申请专利范围所界定者为准。
权利要求
1.一种显示装置的内存架构，包括 一显示数据存储器，包括 N个子内存，每一个子内存包含依地址所划分的M个内存区块，其中N为正整数，M为大于等于2的正整数； NXM个仲裁器，每M个仲裁器分别耦接至每一个子内存中的该M个内存区块；以及 一内存控制器，耦接至该NXM个仲裁器，该内存控制器依据一组输入请求信号及输入地址信号产生NXM组输出请求信号及输出地址信号并分别传送至该NXM个仲裁器，以依序控制该NXM个仲裁器的操作。
2.根据权利要求I所述的内存架构，其特征在于，当该输入请求信号为连续输入(series in)的脉冲信号时,该内存控制器系依序于该NXM个输出请求信号产生脉冲,使该NXM个输出请求信号中的每一个输出请求信号的工作周期皆低于该输入请求信号的工作周期。
3.根据权利要求2所述的内存架构，其特征在于，该NXM个输出请求信号中的一个输出请求信号的工作周期为该输入请求信号的工作周期的NXM的一倍。
4.根据权利要求2所述的内存架构，其特征在于，针对该输入请求信号的第k个脉冲及第k+Ι个脉冲，该内存控制器于两个输出请求信号产生脉冲并分别传送至不同的两个仲裁器，其中k为正整数。
5.根据权利要求2所述的内存架构，其特征在于，针对该输入请求信号的第k个脉冲及第k+(NXM)个脉冲，该内存控制器于两个输出请求信号产生脉冲并分别传送至不同的两个仲裁器，其中k为正整数。
6.根据权利要求I所述的内存架构，其特征在于，更包括 一主机，耦接至该内存控制器，用以提供该组输入请求信号及输入地址信号。
7.—种控制方法，适用于一显示装置的一内存架构，该内存架构包括一显示数据存储器，该显示数据存储器包括N个子内存及NXM个仲裁器，其中N为正整数，M为大于等于2的正整数，该方法包括 接收一组输入请求信号及输入地址信号； 依据该组输入请求信号及输入地址信号产生NXM组输出请求信号及输出地址信号；以及 分别传送该NXM组输出请求信号及输出地址信号至该NXM个仲裁器，以依序控制该NXM个仲裁器的操作，其中每M个仲裁器分别耦接至每一个子内存中依地址所划分的M个内存区块。
8.根据权利要求7所述的控制方法，其特征在于，产生该NXM组输出请求信号及输出地址信号的步骤包括 当该输入请求信号为连续输入(series in)的脉冲信号时，依序于该NXM个输出请求信号产生脉冲，使该NXM个输出请求信号中的每一个输出请求信号的工作周期皆低于该输入请求信号的工作周期。
9.根据权利要求8所述的控制方法,其特征在于,该NXM个输出请求信号中的一个输出请求信号的工作周期为该输入请求信号的工作周期的NXM分的一倍。
10.根据权利要求8所述的控制方法，其特征在于，该传送的步骤包括针对该输入请求信号的第k个脉冲，于一请求信号产生脉冲并传送至一个仲裁器；以及 针对该输入请求信号的第k+1个脉冲，于另一请求信号产生脉冲并传送至另一个仲裁器； 其中，k为正整数。
11.根据权利要求8所述的控制方法，其特征在于，该传送的步骤包括 针对该输入请求信号的第k个脉冲，于一请求信号产生脉冲并传送至一个仲裁器；以及 针对该输入请求信号的第k+(NXM)个脉冲，于另一请求信号产生脉冲并传送至另一个仲裁器； 其中，k为正整数。
全文摘要
一种显示装置的内存架构及其控制方法。内存架构包括一显示数据存储器及一内存控制器。显示数据存储器包括N个子内存及N×M个仲裁器。N为正整数，M为大于等于2的正整数。每一个子内存包含依地址所划分的M个内存区块。每M个仲裁器分别耦接至每一个子内存中的M个内存区块。内存控制器耦接至N×M个仲裁器。内存控制器依据一组输入请求信号及输入地址信号产生N×M组输出请求信号及输出地址信号并分别传送至N×M个仲裁器，以依序控制N×M个仲裁器的操作。
文档编号G06F12/06GK102708061SQ201110084880
公开日2012年10月3日 申请日期2011年3月28日 优先权日2011年3月28日
发明者何锡锜, 赖敬文 申请人:联咏科技股份有限公司