专利名称：一种数模复用io管脚结构的设计方法
技术领域：
本发明涉及微控制器通信领域，特别是涉及一种数模复用IO管脚结构的设计方法。
背景技术：
为了降低产品的设计和制造成本，产品通用化变得愈来愈重要。在微控制器市场，供应商希望在最短时间内提供给不同客户不同的微控制器芯片，目前的解决办法是把所有基本的功能都实现在同一块芯片内，由客户自行选择到底开启哪些功能和关掉哪些功能。现今管脚复用技术在通用芯片产品领域内被广泛应用，客户可以通过软件把管脚配置成自己想要的功能。如，一个管脚既可以作为GPIO(通用输入输出口)，也可以作为液晶显示器的驱动口，还可以作为ADC (模数转换)的信号输入端。管脚复用的技术大大减少了芯片·管脚的数量，从而减少了芯片面积，降低了产品的成本。数模复用IO(输入输出)管脚的设计一般有两种方式一、设计者从无到有自行设计，这种做法可以降低芯片面积，且灵活性高，但设计周期非常长，需要多人参与，对于那些需要快速抢占产品市场的人来说很难接受。二、直接使用由代工厂免费提供的通用数字和模拟IO单元，通常代工厂提供的IO管脚库要么是纯数字的，要么是纯模拟的。如果需要代工厂提供满足客户产品要求的数模复用IO管脚单元的话，就要额外支出一笔不菲的定制费用。如图I所示，为了节省开支，降低成本，把数字IO信号接在数字IO模块上，把模拟IO信号接在模拟IO模块上，最后在封装的时候，把两个模块直接芯片绑定在一个针脚上，从而实现数模复用的目的，但这样的结果会使芯片面积大大增加，尤其是对那些多数模复用IO管脚的通用芯片产品来说，产品的成本无法降低。
发明内容
本发明要解决的技术问题是提供一种数模复用IO管脚结构的设计法，能够缩短设计周期短，降低产品成本，提高产品的市场竞争力。为解决上述技术问题，本发明的设计方法，包括如下步骤(I)在通用数字IO管脚单元库中选择出符合产品要求的数字IO管脚单元，该数字IO管脚单元具有静电释放保护电路；(2)在芯片前端设计中，把模拟IO信号线连接到该数字IO管脚单元的芯片绑定连接口，根据模拟信号的用途设计模拟IO管脚的静电释放二级保护电路；(3)将芯片级整合网表进行综合，产生门级网表，由自动布局布线工具完成布局布线工作，将布局布线结果导入版图设计工具；(4)根据芯片绑定类型，对连接到通用数字IO管脚单元的模拟IO信号线布线；(5)对管脚结构进行设计规则检查和版图设计原理图一致性检查。在步骤⑵中，当模拟信号作输入信号，模拟IO管脚的静电释放二级保护电路设计在通用数字IO管脚和晶体管的栅极之间。在步骤(2)中，当模拟信号作输出信号，模拟IO管脚的静电释放二级保护电路设计在通用数字IO管脚和晶体管的漏极之间。本发明的数模复用IO管脚结构设计方法能够缩短设计周期短，降低产品成本，提高产品的市场竞争力。
下面结合附图与具体实施方式
对本发明作进一步详细的说明图I是一种传统的数模复用IO管脚的示意图。
图2是本发明的基本流程图。图3是通用数字IO管脚单元示意图。图4是本发明的芯片前端设计中数模复用IO管脚的连线示意图。图5是本发明第一实施例(WB型芯片绑定管脚)连线版图。图6是本发明第一实施例模拟IO管脚的静电释放二级保护电路示意图。图7是本发明第二实施例(CUP型芯片绑定管脚)连线版图。图8是本发明第二实施例模拟IO管脚的静电释放二级保护电路示意图。
具体实施例方式如图3所示，通用数字IO管脚单元的一端是与芯片绑定区域相连接的通孔，另一端是接内部数字电路模块IO信号。该数字IO管脚单元具有两路静电释放保护电路，一路在输入输出信号与电源之间，另外一路在输入输出信号与接地之间。如图4所示，在芯片前端设计时，把模拟IO信号线直接接到数字IO管脚单元的芯片绑定区域和该管脚单元的集合处(金属层通孔)。模拟IO信号共用了通用数字IO管脚单元的静电释放一级保护电路。通用数字IO管脚单元的静电释放二级保护电路已存在于通用数字IO管脚单元中(厂商制作)。只需设计模拟IO信号的静电放电二级保护电路。如图5所示，本发明第一实施例，在通用数字IO管脚单元库中选择出符合产品要求的数字IO管脚单元,其芯片绑定类型是WB (wire bonding引线接合法)，该数字IO管脚单元具有静电释放保护电路；如图6所示，在本实施例中，模拟信号作输出信号，模拟IO管脚的静电释放二级保护电路设计在通用数字IO管脚和晶体管的漏极之间。将芯片级整合网表进行综合，产生门级网表，由自动布局布线工具完成布局布线工作，将布局布线结果导入版图设计工具；本实施例芯片绑定类型是WB型，在后续版图设计中无需再对数模复用IO管脚的设计做修改。WB类型的芯片绑定区域不和通用数字IO管脚的区域重叠，两者是通过金属层通孔相连接，通用数字IO管脚单元利用底层的金属线，芯片绑定区域利用顶层的金属线，所以自动布局布线的结果并不会造成任何错误。通用数字IO管脚单元占用金属层I到3层，芯片绑定区域占用4到5层，自动布局布线工具在绕线的时候，会通过金属层4把模拟IO信号连接到芯片绑定区域，这种结果不会产生任何连线短路的问题。对该管脚结构进行设计规则检查和版图设计原理图一致性检查。
如图7所示，本发明第二实施例，在通用数字IO管脚单元库中选择出符合产品要求的数字IO管脚单元,其芯片绑定类型是CUP (Circuit under PAD电路下垫法)，该数字IO管脚单元具有静电释放保护电路；如图8所示，在本实施例中，模拟信号作输入信号，模拟IO管脚的静电释放二级保护电路设计在通用数字IO管脚和晶体管的栅极之间。本发明第二实施例中，芯片绑定类型是CUP，CUP类型的芯片绑定区域是和通用数字IO管脚单元的区域完全重叠的，它们两者是通过一边的金属层通孔相连接，通用数字IO管脚单元利用用底层的金属线，而芯片绑定区域利用顶层的金属线。通用数字IO管脚单元占用金属层I到3，芯片绑定区域占用4到5层，自动布局布线工具在绕线的时候，会通过金属层4把模拟输入信号连接到芯片绑定区域。由于芯片绑定区域占着金属层4到5，最终模拟输入信号和芯片绑定区域金属层4短路在一起，金属层短路不需要去修改。在前端设计时没有物理层次的信息，只有针脚口的信息，所以只能把模拟输入信号线连接在通用数字IO管脚单元的金属层通孔处。芯片绑定区域通过金属层4和金属层通孔与通用数字IO管脚相连接，模拟输入号通过芯片绑定区域金属层4与通用数字IO管脚相连接。·对该管脚结构进行设计规则检查和版图设计原理图一致性检查。以上通过具体实施方式
和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
权利要求
1.一种数模复用IO管脚结构的设计方法，其特征在于，包括如下步骤 (1)在通用数字IO管脚单元库中选择出符合产品要求的数字IO管脚单元，该数字IO管脚单元具有静电释放保护电路； (2)在芯片前端设计中，把模拟IO信号线连接到该数字IO管脚单元的芯片绑定连接口，根据模拟信号的用途设计模拟IO管脚的静电释放二级保护电路； (3)将芯片级整合网表进行综合，产生门级网表，由自动布局布线工具完成布局布线工作，将布局布线结果导入版图设计工具； (4)根据芯片绑定类型，对连接到通用数字IO管脚单元的模拟IO信号线布线； (5)对管脚结构进行设计规则检查和版图设计原理图一致性检查。
2.如权利要求I所述的设计方法，其特征在于步骤(2)中，当模拟信号作输入信号，模拟IO管脚的静电释放二级保护电路设计在通用数字IO管脚和晶体管的栅极之间。
3.如权利要求I所述的设计方法，其特征在于步骤(2)中，当模拟信号作输出信号，模拟IO管脚的静电释放二级保护电路设计在通用数字IO管脚和晶体管的漏极之间。
全文摘要
本发明公开了一种数模复用IO管脚结构的设计方法，包括在通用数字IO管脚单元库中选择出符合产品要求的数字IO管脚单元，该数字IO管脚单元具有静电释放保护电路；在芯片前端设计中，把模拟IO信号线连接到该数字IO管脚单元的芯片绑定连接口，根据模拟信号的用途设计模拟IO管脚的静电释放二级保护电路；将芯片级整合网表进行综合，产生门级网表，由自动布局布线工具完成布局布线工作，将布局布线结果导入版图设计工具；根据芯片绑定类型，对连接到通用数字IO管脚单元的模拟IO信号线布线；对管脚结构进行设计规则检查和版图设计原理图一致性检查。本发明的设计方法，设计周期短，降低了产品的成本，提高了产品的市场竞争力。
文档编号G06F17/50GK102819625SQ20111015643
公开日2012年12月12日 申请日期2011年6月10日 优先权日2011年6月10日
发明者景蔚亮 申请人:上海华虹集成电路有限责任公司