用于从通用寄存器向向量寄存器进行广播的装置和方法
【专利摘要】描述了用于从通用源寄存器向目的地向量寄存器进行广播的装置和方法。例如，根据一个实施例的方法包括以下操作：选择所述目的地向量寄存器内的要被更新的数据元素位置N；如果掩码指示符被设置为第一指示，从所述通用源寄存器向所述目的地向量寄存器内的数据元素位置N广播数据集；以及如果所述掩码指示符被设置为第二指示，向所述目的地向量寄存器内的数据元素位置N复制零，或者保持存储在所述目的地向量寄存器内的数据元素位置N中的现有值。
【专利说明】用于从通用寄存器向向量寄存器进行广播的装置和方法 发明领域
[0001] 本发明的实施例一般涉及计算机系统的领域。更具体地，本发明的实施例涉及用 于从通用寄存器向向量寄存器广播的装置和方法。
【背景技术】
[0002] 一般背景
[0003] 指令集、或指令集架构（ISA)是涉及编程的计算机架构的一部分，并且可包括原 生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处理、以及外部输入和 输出（I/O)。术语指令在本申请中一般表示宏指令，宏指令是被提供给处理器（或指令转 换器，该指令转换器（利用静态二进制转换、包括动态编译的动态二进制转换）转换、变形、 仿真或以其他方式将指令转换成将由处理器处理的一个或多个其他指令）以供执行的指 令--作为对比，微指令或微操作（微操作）是处理器的解码器解码宏指令的结果。
[0004] ISA与微架构不同，微架构是实现该指令集的处理器的内部设计。具有不同微架 构的处理器可共享共同的指令集。例如，INTEL?奔腾四（Pentium 4)处理器、Intel?酷 睿（Core?)处理器、以及来自加利福尼亚州桑尼威尔（Sunnyvale)的超微半导体有限公司 (Advanced Micro Devices, Inc.)的诸多处理器执行几乎相同版本的x86指令集（在更新 的版本中加入了一些扩展），但具有不同的内部设计。例如，ISA的相同寄存器架构可以在 不同的微架构中使用公知的技术以不同方法来实现，公知的技术包括专用物理寄存器、使 用寄存器重命名机制（例如，使用寄存器别名表（RAT)、重排序缓冲器（R0B)、以及引退寄存 器组；使用多个寄存器映射和寄存器池）的一个或多个动态分配物理寄存器，等等。除非另 行指出，术语寄存器架构、寄存器组和寄存器在本文中用于指代对软件/编程者可见的寄 存器以及指令指定寄存器的方式。在需要特殊性的场合，将使用定语逻辑的、架构的或软件 可见的来指示寄存器架构中的寄存器/寄存器组，同时不同的定语将用于指示给定微架构 中的寄存器（例如物理寄存器、重排序缓冲器、引退寄存器、寄存器池）。
[0005] 指令集包括一个或多个指令格式。给定指令格式定义多个字段（位的数量、位的 位置等）以指定将要被执行的操作（操作码）以及该操作将要执行的操作数等等。通过定 义指令模板（或子格式），一些指令格式被进一步分解。例如，可将给定指令格式的指令模 板定义成具有该指令格式的字段的不同子集（所包括的字段通常是相同顺序，但至少一些 由于包括更少的字段而具有不同的位位置）和/或定义成对给定字段的解释不同。因此， 利用给定指令格式（而且如果定义，则按照该指令格式的指令模板中的给定一个模板）来 表达ISA的每个指令，并且ISA的每个指令包括用于指定其操作和操作数的字段。例如，示 例性的ADD (加法）指令具有特定的操作码和指令格式，该指令格式包括用于指定该操作码 的操作码字段和用于选择操作数（源1/目的地和源2)的操作数字段；并且该ADD指令在 指令流中的出现将具有在操作数字段中的特定内容，该特定内容选择特定操作数。
[0006] 科学应用、金融应用、自动向量化通用应用、RMS(识别、挖掘和合成）应用以及视 觉和多媒体应用（诸如，2D/3D图形、图像处理、视频压缩/解压缩、语音识别算法和音频处 理）通常需要对大量数据项执行相同的操作（称为"数据并行性")。单指令多数据（SMD) 指的是使得处理器对多个数据项执行一操作的一种类型的指令。SMD技术尤其适用于将寄 存器中的多个位逻辑地划分成多个固定大小的数据元素的处理器，其中每个数据元素表示 单独的值。例如，可将256位寄存器中的位指定为要进行操作的源操作数，作为4个单独的 64位打包数据元素（四字（Q)尺寸数据元素）、8个单独的32位打包数据元素（双字（D) 尺寸数据元素）、16个单独的16位打包数据元素（字（W)尺寸数据元素）、或32个单独的 8位数据元素（字节（B)尺寸数据元素）。该数据类型可被称为打包数据类型或向量数据 类型，并且该数据类型的操作数被称为打包数据操作数或向量操作数。换句话说，打包数据 项或向量指的是打包数据元素的序列，而打包数据操作数或向量操作数是SIMD指令（或称 为打包数据指令或向量指令）的源操作数或目的地操作数。
[0007] 作为示例，一种类型的SIMD指令指定了将要以纵向方式对两个源向量操作数执 行的单个向量操作，用于生成具有相同尺寸的、具有相同数量的数据元素并且按照相同数 据元素次序的目的地向量操作数（也被称为结果向量操作数）。源向量操作数中的数据元 素被称为源数据元素，而目的地向量操作数中的数据元素被称为目的地或结果数据元素。 这些源向量操作数具有相同尺寸并且包含相同宽度的数据元素，因此它们包含相同数量的 数据元素。两个源向量操作数中的相同位位置中的源数据元素形成数据元素对（也称为对 应的数据元素；即，每个源操作数的数据元素位置0中的数据元素相对应，每个源操作数中 的数据元素位置1中的数据元素相对应，以此类推）。对这些源数据元素对中的每一个分别 执行该SMD指令指定的操作，以产生匹配数量的结果数据元素，并且因此每一对源数据元 素具有相应的结果数据元素。由于该操作是纵向的，且由于结果向量操作数是相同尺寸、具 有相同数量的数据元素并且结果数据元素按照与源向量操作数相同的数据元素顺序被存 储，所以结果数据元素处于结果向量操作数中与它们在源向量操作数中的相应源数据元素 对相同的位位置中。除了这种示例性类型的SMD指令之外，存在各种各样其他类型的SMD 指令（例如仅具有一个源向量操作数或具有超过两个源向量操作数、以横向方式操作、产 生不同尺寸的结果向量操作数、具有不同尺寸的数据元素和/或具有不同的数据元素次序 的SMD指令）。应当理解，术语目的地向量操作数（或目的地操作数）被定义为执行由指 令指定的操作的直接结果，包括将该目的地操作数存储在一位置处（可以是由该指令指定 的寄存器或存储器地址处），使得它可作为源操作数由另一指令访问（通过该另一指令指 定同一位置）。
[0008] 诸如具有包括 x86、MMX?、流式 SMD 扩展（SSE)、SSE2、SSE3、SSE4. 1 以及 SSE4. 2 指令的指令集的丨ntel? Core?处理器所采用的SMD技术之类的SMD技术已经实现了应用 性能的重大改进。已经推出和/或发布了被称为高级向量扩展（AVX) (AVX1和AVX2)和利 用向量扩展（VEX)编码方案的附加的SIMD扩展集（参见例如2011年10月的丨meP 64和 IA-32架构软件开发者手册；以及参见2011年6月的Intel?高级向量扩展编程参考）。
[0009] 与本发明的实施例有关的背景
[0010] 广播来自存储器或向量寄存器的值已被引入多种现有指令集架构中。然而，在某 些情形中，期望能够广播在诸如图8所示的通用寄存器850中存储的值815。在当前处理器 架构中，这只能通过使用至少两个指令来完成：用于首先将值815写入到存储器809的第一 指令（INST1)以及用于向其它处理器组件860(例如其它寄存器、缓冲器等）广播值815的 第二指令（INST2)。以这种方式需要两个指令是低效的，尤其是在这些指令之一是系统存储 器访问的情况下。
[0011] 附图简述
[0012] 图1A是示出根据本发明的实施例的示例性有序流水线以及示例性寄存器重命名 的无序发布/执行流水线两者的框图；
[0013] 图1B是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性 实施例和示例性的寄存器重命名的无序发布/执行架构核的框图。
[0014] 图2是根据本发明的实施例的具有集成的存储器控制器和图形器件的单核处理 器和多核处理器的框图。
[0015] 图3示出根据本发明一个实施例的系统的框图；
[0016] 图4示出了根据本发明的实施例的第二系统的框图；
[0017] 图5示出了根据本发明的实施例的第三系统的框图；
[0018] 图6示出了根据本发明的实施例的片上系统（SoC)的框图；
[0019] 图7是根据本发明实施例的对照使用软件指令转换器将源指令集中的二进制指 令转换成目标指令集中的二进制指令的框图。
[0020] 图8示出现有技术，其中使用系统访问从源通用寄存器向向量目的地寄存器广播 数据。
[0021] 图9A-B示出根据本发明的一个实施例的架构。
[0022] 图10A-B示出根据本发明的一个实施例的方法。
[0023] 图11A和11B是示出根据本发明实施例的通用向量友好指令格式及其指令模板的 框图；
[0024] 图12A-D是示出根据本发明实施例的示例性专用向量友好指令格式的框图。
[0025] 图13是根据本发明的一个实施例的寄存器架构的框图；
[0026] 图14A是根据本发明的实施例的单个处理器核以及它与管芯上互连网络的连接 及其二级（L2)高速缓存的本地子集的框图。
[0027] 图14B是根据本发明的实施例的图14A中处理器核的一部分的展开图。
[0028] 详细描述
[0029] 示例件处理器架构和数据类型
[0030] 图1A是示出根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命 名的无序发布/执行流水线的框图。图1B是示出根据本发明的各实施例的要包括在处理 器中的有序架构核的示例性实施例和示例性的寄存器重命名的无序发布/执行架构核的 框图。图1A-B中的实线框示出了有序流水线和有序核，而可选增加的虚线框示出了寄存器 重命名的、无序发布/执行流水线和核。给定有序方面是无序方面的子集的情况下，将描述 无序方面。
[0031] 在图1A中，处理器流水线100包括取出级102、长度解码级104、解码级106、分配 级108、重命名级110、调度（也称为分派或发布）级112、寄存器读取/存储器读取级114、 执行级116、写回/存储器写入级118、异常处理级122和提交级124。
[0032] 图1B示出了包括耦合到执行引擎单元150的前端单元130的处理器核190,且 执行引擎单元和前端单元两者都耦合到存储器单元170。核190可以是精简指令集计算 (RISC)核、复杂指令集计算（CISC)核、超长指令字（VLIW)核或混合或替代核类型。作为又 一选项，核190可以是专用核，诸如例如网络或通信核、压缩引擎、协处理器核、通用计算图 形处理器单元（GPGPU)核、或图形核等等。
[0033] 前端单元130包括稱合到指令高速缓存单元134的分支预测单元132,该指令高速 缓存单元耦合到指令转换后备缓冲器（TLB) 136,该指令转换后备缓冲器耦合到指令取出单 元138,指令取出单元耦合到解码单元140。解码单元140 (或解码器）可解码指令，并生成 从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微 操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元140可使用各 种不同的机制来实现。合适的机制的示例包括但不限于查找表、硬件实现、可编程逻辑阵列 (PLA)、微代码只读存储器（ROM)等。在一个实施例中，核190包括（例如，在解码单元140 中或否则在前端单元130内的）用于存储某些宏指令的微代码的微代码ROM或其他介质。 解码单元140耦合至执行引擎单元150中的重命名/分配器单元152。
[0034] 执行引擎单元150包括重命名/分配器单元152,该重命名/分配器单元152耦合 至引退单元154和一个或多个调度器单元156的集合。调度器单元156表示任何数目的不 同调度器，包括预留站、中央指令窗等。调度器单元156耦合到物理寄存器组单元158。每 个物理寄存器组单元158表示一个或多个物理寄存器组，其中不同的物理寄存器组存储一 种或多种不同的数据类型，诸如标量整数、标量浮点、打包整数、打包浮点、向量整数、向量 浮点、状态（例如，作为要执行的下一指令的地址的指令指针）等。在一个实施例中，物理寄 存器组单元158包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器 单元可以提供架构向量寄存器、向量掩码寄存器、和通用寄存器。物理寄存器组单元158与 引退单元154重叠以示出可以用来实现寄存器重命名和无序执行的各种方式（例如，使用 重新排序缓冲器和引退寄存器组；使用将来的文件、历史缓冲器和引退寄存器组；使用寄 存器映射和寄存器池等等）。引退单元154和物理寄存器组单元158耦合到执行群集160。 执行群集160包括一个或多个执行单元162的集合和一个或多个存储器访问单元164的集 合。执行单元162可以对各种类型的数据（例如，标量浮点、打包整数、打包浮点、向量整型、 向量浮点）执行各种操作（例如，移位、加法、减法、乘法）。尽管一些实施例可以包括专用 于特定功能或功能集合的多个执行单元，但其他实施例可包括全部执行所有功能的仅一个 执行单元或多个执行单元。调度器单元156、物理寄存器组单元158和执行群集160被示 为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线（例如，标量整 型流水线、标量浮点/打包整型/打包浮点/向量整型/向量浮点流水线，和/或各自具有 其自己的调度器单元、物理寄存器组单元和/或执行群集的存储器访问流水线--以及在 分开的存储器访问流水线的情况下，实现其中仅该流水线的执行群集具有存储器访问单元 164的某些实施例）。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或 多个可以为无序发布/执行，并且其余流水线可以为有序发布/执行。
[0035] 存储器访问单元164的集合耦合到存储器单元170,该存储器单元包括耦合到数 据高速缓存单元174的数据TLB单元172,其中数据高速缓存单元耦合到二级（L2)高速缓 存单元176。在一个示例性实施例中，存储器访问单元164可包括加载单元、存储地址单元 和存储数据单元，其中的每一个均耦合至存储器单元170中的数据TLB单元472。指令高速 缓存单元134还耦合到存储器单元170中的第二级（L2)高速缓存单元176。L2高速缓存 单元176耦合到一个或多个其他级的高速缓存，并最终耦合到主存储器。
[0036] 作为示例，示例性寄存器重命名的、无序发布/执行核架构可以如下实现流水线 100 :1)指令取出138执行取出和长度解码级102和104 ;2)解码单元140执行解码级106 ; 3)重命名/分配器单元152执行分配级108和重命名级110 ;4)调度器单元156执行调度 级112 ;5)物理寄存器组单元158和存储器单元170执行寄存器读取/存储器读取级114 ; 执行群集160执行执行级116 ;6)存储器单元170和物理寄存器组单元158执行写回/存 储器写入级118 ;7)各单元可牵涉到异常处理级122 ;以及8)引退单元154和物理寄存器 组单元158执行提交级124。
[0037] 核190可支持一个或多个指令集（例如，x86指令集（具有与较新版本一起添加 的一些扩展）；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼州桑尼 维尔市的ARM控股的ARM指令集（具有诸如NEON等可选附加扩展）），其中包括本文中描述 的各指令。在一个实施例中，核190包括用于支持打包数据指令集扩展（例如，AVXUAVX2 和/或先前描述的一些形式的一般向量友好指令格式（U = 0和/或U= 1))的逻辑，从而 允许很多多媒体应用使用的操作能够使用打包数据来执行。
[0038] 应当理解，核可支持多线程化（执行两个或更多个并行的操作或线程的集合），并 且可以按各种方式来完成该多线程化，此各种方式包括时分多线程化、同步多线程化（其 中单个物理核为物理核正在同步多线程化的各线程中的每一个线程提供逻辑核）、或其组 合（例如，时分取出和解码以及此后诸如用Intel?超线程化技术来同步多线程化）。
[0039] 尽管在无序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构 中使用寄存器重命名。尽管所示出的处理器的实施例还包括分开的指令和数据高速缓存单 元134/174以及共享L2高速缓存单元176,但替代实施例可以具有用于指令和数据两者的 单个内部高速缓存，诸如例如一级（L1)内部高速缓存或多个级别的内部高速缓存。在一些 实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。 或者，所有高速缓存都可以在核和/或处理器的外部。
[0040] 图2是根据本发明的各实施例可能具有一个以上核、可能具有集成存储器控制 器、以及可能具有集成图形器件的处理器200的框图。图2中的实线框示出具有单个核 202A、系统代理210、一个或多个总线控制器单元216的集合的处理器200,而虚线框的可 选附加示出具有多个核202A-N、系统代理单元210中的一个或多个集成存储器控制器单元 214的集合以及专用逻辑208的替代处理器200。
[0041] 因此，处理器200的不同实现可包括：1) CPU，其中专用逻辑208是集成图形和/或 科学（吞吐量）逻辑（其可包括一个或多个核），并且核202A-N是一个或多个通用核（例 如，通用的有序核、通用的无序核、这两者的组合）；2)协处理器，其中核202A-N是旨在主 要用于图形和/或科学（吞吐量）的多个专用核；以及3)协处理器，其中核202A-N是多 个通用有序核。因此，处理器200可以是通用处理器、协处理器或专用处理器，诸如例如网 络或通信处理器、压缩引擎、图形处理器、GPGPU (通用图形处理单元）、高吞吐量的集成众 核（MIC)协处理器（包括30个或更多核）、或嵌入式处理器等。该处理器可以被实现在一 个或多个芯片上。处理器200可以是一个或多个衬底的一部分，和/或可以使用诸如例如 BiCMOS、CMOS或NM0S等的多个加工技术中的任何一个技术将处理器200实现在一个或多 个衬底上。
[0042] 存储器层次结构包括在各核内的一个或多个级别的高速缓存、一个或多个共享高 速缓存单元206的集合、以及耦合至集成存储器控制器单元214的集合的外部存储器（未 示出）。该共享高速缓存单元206的集合可以包括一个或多个中间级高速缓存，诸如二级 (L2)、三级（L3)、四级（L4)或其他级别的高速缓存、末级高速缓存（LLC)、和/或其组合。尽 管在一个实施例中，基于环的互连单元212将集成图形逻辑208、共享高速缓存单元206的 集合以及系统代理单元210/集成存储器控制器单元214互连，但替代实施例可使用任何数 量的公知技术来将这些单元互连。在一个实施例中，可以维护一个或多个高速缓存单元206 和核202A-N之间的一致性（coherency)。
[0043] 在一些实施例中，核202A-N中的一个或多个核能够多线程化。系统代理210包括 协调和操作核202A-N的那些组件。系统代理单元210可包括例如功率控制单元（P⑶）和 显示单元。PCU可以是或包括用于调整核202A-N和集成图形逻辑208的功率状态所需的逻 辑和组件。显示单元用于驱动一个或多个外部连接的显示器。
[0044] 核202A-N在架构指令集方面可以是同构的或异构的；S卩，这些核202A-N中的两个 或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不 冋的指令集。
[0045] 图3-6是示例性计算机架构的框图。本领域已知的对膝上型设备、台式机、手持 PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数 字信号处理器（DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播 放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包 含本文中所公开的处理器和/或其它执行逻辑的多个系统和电子设备一般都是合适的。
[0046] 现在参考图3,所示出的是根据本发明一个实施例的系统600的框图。系统300可 以包括一个或多个处理器310、315,这些处理器耦合到控制器中枢320。在一个实施例中， 控制器中枢320包括图形存储器控制器中枢（GMCH) 390和输入/输出中枢（Ι0Η) 350 (其可 以在分开的芯片上）；GMCH 390包括存储器和图形控制器，存储器340和协处理器345耦合 到该存储器和图形控制器；Ι0Η 350将输入/输出（I/O)设备360耦合到GMCH 390。或者， 存储器和图形控制器中的一个或两者可以被集成在处理器内（如本文中所描述的），存储 器340和协处理器345直接耦合到处理器310以及控制器中枢320,控制器中枢320与Ι0Η 350处于单个芯片中。
[0047] 附加处理器315的任选性质用虚线表示在图3中。每一处理器310、315可包括本 文中描述的处理核中的一个或多个，并且可以是处理器200的某一版本。
[0048] 存储器340可以是例如动态随机存取存储器（DRAM)、相变存储器（PCM)或这两者 的组合。对于至少一个实施例，控制器中枢320经由诸如前端总线（FSB)之类的多分支总 线、诸如快速通道互连（QPI)之类的点对点接口、或者类似的连接395与处理器310、315进 行通信。
[0049] 在一个实施例中，协处理器345是专用处理器，诸如例如高吞吐量MIC处理器、网 络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。在一个实施例中，控 制器中枢320可以包括集成图形加速器。
[0050] 在物理资源310、315之间可以存在包括架构、微架构、热、和功耗特征等的一系列 品质度量方面的各种差异。
[0051] 在一个实施例中，处理器310执行控制一般类型的数据处理操作的指令。协处理 器指令可嵌入在这些指令中。处理器310将这些协处理器指令识别为应当由附连的协处理 器345执行的类型。因此，处理器310在协处理器总线或者其他互连上将这些协处理器指 令（或者表示协处理器指令的控制信号）发布到协处理器345。协处理器345接受并执行 所接收的协处理器指令。
[0052] 现在参考图4,所示为根据本发明的一实施例的更具体的第一示例性系统400的 框图。如图4所示，多处理器系统400是点对点互连系统，并包括经由点对点互连450耦合 的第一处理器470和第二处理器480。处理器470和480中的每一个都可以是处理器200 的某一版本。在本发明的一个实施例中，处理器470和480分别是处理器310和315,而协 处理器438是协处理器345。在另一实施例中，处理器470和480分别是处理器310和协处 理器345。
[0053] 处理器470和480被示为分别包括集成存储器控制器（MC)单元472和482。处 理器470还包括作为其总线控制器单元的一部分的点对点（P-P)接口 476和478 ;类似地， 第二处理器480包括点对点接口 486和488。处理器470、480可以使用点对点（P-P)电路 478、488经由P-P接口 450来交换信息。如图4所示，MC 472和482将各处理器耦合至相 应的存储器，即存储器432和存储器434,这些存储器可以是本地附连至相应的处理器的主 存储器的部分。
[0054] 处理器470、480可各自经由使用点对点接口电路476、494、486、498的各个P-P接 口 452、454与芯片组490交换信息。芯片组490可以可选地经由高性能接口 439与协处理 器438交换信息。在一个实施例中，协处理器438是专用处理器，诸如例如高吞吐量MIC处 理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。
[0055] 共享高速缓存（未示出）可以被包括在任一处理器之内，或被包括在两个处理器 外部但仍经由P-P互连与这些处理器连接，从而如果将某处理器置于低功率模式时，可将 任一处理器或两个处理器的本地高速缓存信息存储在该共享高速缓存中。
[0056] 芯片组490可经由接口 496耦合至第一总线416。在一个实施例中，第一总线416 可以是外围组件互连（PCI)总线，或诸如PCI Express总线或其它第三代I/O互连总线之 类的总线，但本发明的范围并不受此限制。
[0057] 如图4所示，各种I/O设备414可以连同总线桥418耦合到第一总线416,总线桥 将第一总线416耦合至第二总线420。在一个实施例中，诸如协处理器、高吞吐量MIC处理 器、GPGPU的处理器、加速器（诸如例如图形加速器或数字信号处理器（DSP)单元）、现场可 编程门阵列或任何其他处理器的一个或多个附加处理器415耦合到第一总线416。在一个 实施例中，第二总线420可以是低引脚计数（LPC)总线。各种设备可以被耦合至第二总线 420,在一个实施例中这些设备包括例如键盘/鼠标422、通信设备427以及诸如可包括指令 /代码和数据430的盘驱动器或其它大容量存储设备的存储单元428。此外，音频I/O 424 可以被耦合至第二总线420。注意，其它架构是可能的。例如，代替图4的点对点架构，系统 可以实现多分支总线或其它这类架构。
[0058] 现在参考图5,所示为根据本发明的实施例的更具体的第二示例性系统500的框 图。图4和图5中的相同部件用相同附图标记表示，并从图5中省去了图4中的某些方面， 以避免使图5的其它方面变得模糊。
[0059] 图5示出处理器470、480可分别包括集成存储器和I/O控制逻辑（"CL"）472和 482。因此，CL 472、482包括集成存储器控制器单元并包括I/O控制逻辑。图5不仅示出 存储器432、434耦合至CL 472、482,而且还示出I/O设备514也耦合至控制逻辑472、482。 传统I/O设备515被耦合至芯片组490。
[0060] 现在参照图6,所示出的是根据本发明一个实施例的SoC 600的框图。在图2中， 相似的部件具有同样的附图标记。另外，虚线框是更先进的SoC的可选特征。在图6中，互 连单元602被耦合至：应用处理器610,该应用处理器包括一个或多个核202A-N的集合以 及共享高速缓存单元206 ;系统代理单元210 ;总线控制器单元216 ;集成存储器控制器单 元214 ;-组或一个或多个协处理器620,其可包括集成图形逻辑、图像处理器、音频处理器 和视频处理器；静态随机存取存储器（SRAM)单元630 ;直接存储器存取（DMA)单元632 ;以 及用于耦合至一个或多个外部显示器的显示单元640。在一个实施例中，协处理器620包括 专用处理器，诸如例如网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入 式处理器等等。
[0061] 本文公开的机制的各实施例可以被实现在硬件、软件、固件或这些实现方法的组 合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程 系统包括至少一个处理器、存储系统（包括易失性和非易失性存储器和/或存储元件）、至 少一个输入设备以及至少一个输出设备。
[0062] 可将程序代码（诸如图4中示出的代码430)应用于输入指令，以执行本文描述的 各功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本 申请的目的，处理系统包括具有诸如例如数字信号处理器（DSP)、微控制器、专用集成电路 (ASIC)或微处理器之类的处理器的任何系统。
[0063] 程序代码可以用高级程序化语言或面向对象的编程语言来实现，以便与处理系统 通信。在需要时，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制 不限于任何特定编程语言的范围。在任一情形下，该语言可以是编译语言或解释语言。 [0064] 至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令 来实现，指令表示处理器中的各种逻辑，指令在被机器读取时使得该机器制作用于执行本 文所述的技术的逻辑。被称为"IP核"的这些表示可以被存储在有形的机器可读介质上，并 被提供给多个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。
[0065] 这样的机器可读存储介质可以包括但不限于通过机器或设备制造或形成的物品 的非瞬态的有形安排，其包括存储介质，诸如：硬盘；任何其它类型的盘，包括软盘、光盘、 紧致盘只读存储器（CD-ROM)、紧致盘可重写（CD-RW)以及磁光盘；半导体器件，例如只读存 储器（ROM)、诸如动态随机存取存储器（DRAM)和静态随机存取存储器（SRAM)之类的随机 存取存储器（RAM)、可擦除可编程只读存储器（EPROM)、闪存、电可擦除可编程只读存储器 (EEPR0M);相变存储器（PCM);磁卡或光卡；或适于存储电子指令的任何其它类型的介质。 [0066] 因此，本发明的各实施例还包括非瞬态的有形机器可读介质，该介质包含指令或 包含设计数据，诸如硬件描述语言（HDL)，它定义本文中描述的结构、电路、装置、处理器和 /或系统特征。这些实施例也被称为程序产品。
[0067] 在一些情况下，指令转换器可用来将指令从源指令集转换至目标指令集。例如，指 令转换器可以变换（例如使用静态二进制变换、包括动态编译的动态二进制变换）、变形、 仿真或以其它方式将指令转换成将由核来处理的一个或多个其它指令。指令转换器可以用 软件、硬件、固件、或其组合实现。指令转换器可以在处理器上、在处理器外、或者部分在处 理器上且部分在处理器外。
[0068] 图7是根据本发明的各实施例的对照使用软件指令转换器将源指令集中的二进 制指令转换成目标指令集中的二进制指令的框图。在所示的实施例中，指令转换器是软件 指令转换器，但作为替代，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图7 示出可以使用x86编译器704来编译利用高级语言702的程序，以生成可以由具有至少一 个x86指令集核的处理器716原生执行的x86二进制代码706。具有至少一个x86指令集 核的处理器716表示任何处理器，这些处理器能通过兼容地执行或以其他方式处理以下内 容来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能：1)英特尔x86指 令集核的指令集的本质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上 运行的应用或其它程序的目标代码版本，以便取得与具有至少一个x86指令集核的英特尔 处理器基本相同的结果。x86编译器704表示用于生成x86二进制代码706 (例如，目标代 码）的编译器，该二进制代码706可通过或不通过附加的链接处理在具有至少一个x86指 令集核的处理器716上执行。类似地，图7示出可以使用替代的指令集编译器708来编译 利用高级语言702的程序，以生成可以由不具有至少一个x86指令集核的处理器714 (例如 具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼 亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器）原生执行的替代指令集二进 制代码710。指令转换器712被用来将x86二进制代码706转换成可以由不具有x86指令 集核的处理器714原生执行的代码。该转换后的代码不大可能与替代性指令集二进制代码 710相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作并 由来自替代指令集的指令构成。因此，指令转换器712通过仿真、模拟或任何其它过程来表 示允许不具有x86指令集处理器或核的处理器或其它电子设备执行x86二进制代码706的 软件、固件、硬件或其组合。
[0069] 用于从通用寄存器向向量寄存器广播的本发明实施例
[0070] 以下描述的本发明的实施例包括用于从通用寄存器（GPR)向向量目的地广播字 节、字、双字或四字值的新指令。在一个实施例中，向量目的地是长度为128位、256位或512 位的向量寄存器。然而，应当注意，本发明的基本原理不限于任何特定的寄存器尺寸或格 式。
[0071] 参照图9A，处理器950的一个实施例包括用于执行"VBROADCAST DEST，SCT"形式 的指令的广播逻辑955,该指令从通用寄存器950(源）向向量输出寄存器960(目的地）广 播值集合。广播逻辑955向目的地960内的特定位置（或多个位置）广播存储在源寄存器 950中的值915。在图9A所示的特定实施例中，存储在源寄存器950中的8位值915被广 播到目的地960内的第一 8位位置971。
[0072] 在本发明的一个实施例中，使用掩码操作来确定向量中的目的地元素接收操作的 值（在本情形中，从源广播的值）还是接收其它值。存在由本发明不同实施例采用的两种 类型的掩码操作：（1)归零掩码在这种情形中，相应掩码位为0的每个目的地元素将接收零 值；以及(2)合并掩码：在这种情形中，掩码位为〇的每个目的地元素保持其旧倌。在一个 实施例中，对于允许掩码操作的每个指令，存在决定使用哪类掩码操作的一位，换言之，对 于该指令，掩码位为0的所有目的地元素保持其旧值或者全部接收0。
[0073] 图9A示出使用归零掩码操作的实施例，而图9B示出使用合并掩码操作的实施例。 因此，在图9A中，广播逻辑955向接下来两个8位位置972-973(跟随广播了数据的第一 8 位位置之后）复制零值，并且在图9B中，广播逻辑955响应于检测到与接下来两个8位位 置972-973关联的掩码位为0,在这些位置上保持目的地寄存器973的先前值不变。
[0074] 在一个实施例中，对于目的地向量寄存器960内的给定位置，响应于写掩码902执 行如下判断：广播来自源的新值或复制零，还是保持目的地寄存器中的先前值。在一个实 施例中，如果对目的地内给定位置指定掩码值1，则广播来自源950的值。如果对于目的地 向量寄存器中的特定位置，写掩码位被设置为〇,则广播逻辑955向该位置的所有位复制零 (如果使用归零掩码操作）或者保持该位置的当前位不变（如果使用合并掩码操作）。
[0075] 在一个实施例中，源寄存器950可以存储8位、16位、32位或64位值，并且目的地 向量寄存器可以具有长度分别为8位、16位、32位或64位的位位置。如上所述，目的地向 量寄存器的长度可以是128位、256位、或512位。然而，本发明的基本原理不限于源寄存器 950或目的地向量寄存器960的任何特定尺寸。
[0076] 在如图9A-B所述的特定实施例中，广播逻辑955通过控制第一复用器906从源寄 存器950读取值915,并且通过控制一组一个或多个附加复用器962向目的地向量寄存器写 入值。当然，本发明的基本原理不限于该具体实现选择。
[0077] 图10A-B示出根据本发明一个实施例的方法。图10A示出采用归零掩码操作的方 法，而图10B示出采用合并掩码操作的方法。这些方法可在图9A-B中所示的架构的上下文 内执行，但这些方法并不限于任何特定硬件架构。
[0078] 在图10A和10B二者中，在1001，将控制变量N设置为等于零，并且在1002,选择 输出向量寄存器中的要被更新的位置N。在1005,判定对于指定位置N，写掩码具有第一值 (例如〇)或是第二值（例如1)。如果写掩码具有第一值，则在1004,向指定位置N广播存 储在源寄存器中的值。如果写掩码具有第二值，则在1006,对于图10A所示的归零掩码，向 位置N内的所有位复制零。如果使用如图10B所示的合并掩码，则在1007,保持位置N内的 先前值。
[0079] 如果在1008判定N到达其最大值（即输出向量寄存器内的最后位置已被处理）， 则该过程结束。如果否，则在1009, N增加1(选择输出向量寄存器中的下一位置）并且该 过程返回操作1002。
[0080] 下文中针对如所述的8位、16位、32位、和64位源寄存器尺寸，阐述本发明若干实 施例的伪代码。然而，应该注意，使用伪代码仅仅是出于说明目的。本发明的基本原理可以 并行执行其操作（例如同时更新目的地寄存器中的所有位置），而不是如伪代码中以及图 10的方法中所表示的并行方式。
[0081] 1.用于8位源寄存器的伪代码
[0082] VPBROADCAST B (KL, VL) = (16, 128, (32, 256), (64, 512) FOR j TO KL- 1 IH * 8 顶1^1[]]011*无写掩码* THEN DEST[i+7:i] - SRC[7:0] ELSE IF*合并掩码合并掩码 THEN *DEST[i+7:i]保持+变* ELSE ;归零掩码 DEST[i+7:i] - 0 FI FI； ENDFOR DEST[MAX_VL-] :VL] - 0
[0083] 2.用于16位源寄存器的伪代码
[0084] VPBORADCASTW (KL, VL) = (I, 128), (16, 256), (32, 512) FORj^OTOKL-1 i-?-j* 16 IFkl[j]OR*无写掩码* THEN DEST[i+15:i] ^SRC：[15:0] ELSE IF *合并掩码* ;合并掩码
[0085] THEN*DEST[i+15:i]保持不变* ELSE ?，归零掩码 DEST[i+15:i] - 0 FI FI ENDFOR DEST[MAX_VL-1 :VL] - 0
[0086] 3.用于32位源寄存器的伪代码
[0087] VPBORADCASTD (KL, VL) = (4, 128), (8, 256), (16, 512) FOR j ^ 0 TO KL-1 iH* 32 kl〇]OR*无写掩码* THEN DEST[i+31 :i] -SRC:[31 :0] ELSE IF *合并掩码* ;合并掩码 THEN *DEST[i+31:i]保持+变* ELSE ;归零掩码 DBST[i+31:i] FI FI ENDFOR DEST[MAX_VL-1 :VL] - 0
[0088] 4.用于64位源寄存器的伪代码
[0089] VPBORADCASTQ (KL, VL) = (2, 128), (4, 256), (8, 512) FOR j ^ 0 TO KL-1 i-j* 64
[0090] THEN DEST[i+63:i] ^SRC[63:0] ELSE IF *合并掩码* ;合并掩码 丁HEN *DEST[i+63:i]保持不变* ELSE ;归零掩码 DEST[i+63:i] ^ 0 FI FI ENDFOR DEST[MAX_VL-1 :VL] ^ 0
[0091] 总之，本文所述的本发明的实施例向目的地向量寄存器广播存储在源通用寄存器 中的值集合，而无需访问外部存储器，因此节约了处理时间和资源。这些实施例提供优于当 前技术的显著优势，现有技术具有由存储器访问操作造成的指令数增加的缺点。
[0092] 示例性指令格式
[0093] 本文中所描述的指令的实施例可以不同的格式体现。另外，在下文中详述示例性 系统、架构、以及流水线。指令的实施例可在这些系统、架构、以及流水线上执行，但是不限 于详述的系统、架构、以及流水线。
[0094] 向量友好指令格式是适于向量指令（例如，存在专用于向量操作的特定字段）的 指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量运算两者的实施例，但 是替代实施例仅使用通过向量友好指令格式的向量运算。
[0095] 图11A-11B是示出根据本发明的实施例的通用向量友好指令格式及其指令模板 的框图。图11A是示出根据本发明的实施例的通用向量友好指令格式及其A类指令模板的 框图；而图11B是示出根据本发明的实施例的通用向量友好指令格式及其B类指令模板的 框图。具体地，针对通用向量友好指令格式1100定义A类和B类指令模板，两者包括无存 储器访问1105的指令模板和存储器访问1120的指令模板。在向量友好指令格式的上下文 中的术语"通用"指不束缚于任何专用指令集的指令格式。
[0096] 尽管将描述其中向量友好指令格式支持以下情况的本发明的实施例，即64字节 向量操作数长度（或尺寸）与32位（4字节）或64位（8字节）数据元素宽度（或尺寸） (并且由此，64字节向量由16双字尺寸的元素或者替代地8四字尺寸的元素组成）、64字节 向量操作数长度（或尺寸）与16位（2字节）或8位（1字节）数据元素宽度（或尺寸）、 32字节向量操作数长度（或尺寸）与32位（4字节）、64位（8字节）、16位（2字节）、或 8位（1字节）数据元素宽度（或尺寸）、以及16字节向量操作数长度（或尺寸）与32位 (4字节）、64位（8字节）、16位（2字节）、或8位（1字节）数据元素宽度（或尺寸），但是 替代实施例可支持更大、更小、和/或不同的向量操作数尺寸（例如，256字节向量操作数） 与更大、更小或不同的数据元素宽度（例如，128位（16字节）数据元素宽度）。
[0097] 图11A中的A类指令模板包括：1)在无存储器访问1105的指令模板内，示出无 存储器访问的完全舍入控制型操作1110的指令模板、以及无存储器访问的数据变换型操 作1115的指令模板；以及2)在存储器访问1120的指令模板内，示出存储器访问的时效性 1125的指令模板和存储器访问的非时效性1130的指令模板。图11B中的B类指令模板包 括：1)在无存储器访问1105的指令模板内，示出无存储器访问的写掩码控制的部分舍入控 制型操作1112的指令模板以及无存储器访问的写掩码控制的vsize型操作1117的指令模 板；以及2)在存储器访问1120的指令模板内，示出存储器访问的写掩码控制1127的指令 模板。
[0098] 通用向量友好指令格式1100包括以下列出的按照在图11A-11B中示出的顺序的 如下字段。
[0099] 格式字段1140 -该字段中的特定值（指令格式标识符值）唯一地标识向量友好 指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具 有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。
[0100] 基础操作字段1142 -其内容区分不同的基础操作。
[0101] 寄存器索引字段1144-其内容直接或者通过地址生成来指定源或目的地操作数 在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、 16xl28、32xl024、64xl024)个寄存器组选择N个寄存器。尽管在一个实施例中N可高达三个 源和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器（例如， 可支持高达两个源，其中这些源中的一个源还用作目的地，可支持高达三个源，其中这些源 中的一个源还用作目的地，可支持高达两个源和一个目的地）。
[0102] 修饰符（modifier)字段1146 -其内容将指定存储器访问的以通用向量指令格式 出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器 访问1105的指令模板与存储器访问1120的指令模板之间进行区分。存储器访问操作读 取和/或写入到存储器层次（在一些情况下，使用寄存器中的值来指定源和/或目的地地 址），而非存储器访问操作不这样（例如，源和/或目的地是寄存器）。尽管在一个实施例 中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持 更多、更少或不同的方式来执行存储器地址计算。
[0103] 扩充操作字段1150 -其内容区分除基础操作以外还要执行各种不同操作中的哪 一个操作。该字段是针对上下文的。在本发明的一个实施例中，该字段被分成类字段1168、 α字段1152、以及β字段1154。扩充操作字段1150允许在单一指令而非2、3或4个指令 中执行多组共同的操作。
[0104] 比例字段1160 -其内容允许用于存储器地址生成（例如，用于使用2_*索引+ 基址的地址生成）的索引字段的内容的按比例缩放。
[0105] 位移字段1162Α-其内容用作存储器地址生成的一部分（例如，用于使用2 索引+基址+位移的地址生成）。
[0106] 位移因数字段1162B (注意，位移字段1162A直接在位移因数字段1162B上的并置 指示使用一个或另一个）一其内容用作地址生成的一部分，它指定通过存储器访问的尺寸 (N)按比例缩放的位移因数，其中N是存储器访问中的字节数量（例如，用于使用2?*索引 +基址+按比例缩放的位移的地址生成）。忽略冗余的低阶位，并且因此将位移因数字段的 内容乘以存储器操作数总尺寸（N)以生成在计算有效地址中使用的最终位移。N的值由处 理器硬件在运行时基于完整操作码字段1174(稍后在本文中描述）和数据操纵字段1154C 确定。位移字段1162A和位移因数字段1162B可以不用于无存储器访问1105的指令模板 和/或不同的实施例可实现两者中的仅一个或不实现两者中的任一个，在这个意义上位移 字段1162A和位移因数字段1162B是任选的。
[0107] 数据元素宽度字段1164-其内容区分使用多个数据元素宽度中的哪一个（在一 些实施例中用于所有指令，在其他实施例中只用于一些指令）。如果支持仅一个数据元素宽 度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义 上该字段是任选的。
[0108] 写掩码字段1170 -其内容在每一数据元素位置的基础上控制目的地向量操作数 中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码 操作，而B类指令模板支持合并写掩码操作和归零写掩码操作两者。当合并时，向量掩码允 许在执行任何操作期间保护目的地中的任何元素集免于更新（由基础操作和扩充操作指 定）；在另一实施例中，保持其中对应掩码位具有〇的目的地的每一元素的旧值。相反，当 归零时，向量掩码允许在执行任何操作期间使目的地中的任何元素集归零（由基础操作和 扩充操作指定）；在一个实施例中，目的地的元素在对应掩码位具有〇值时被设为〇。该功 能的子集是控制执行的操作的向量长度的能力（即，从第一个到最后一个要修改的元素的 跨度），然而，被修改的元素不一定要是连续的。由此，写掩码字段1170允许部分向量操作， 这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段1170的内容选择了多个写掩 码寄存器中的包含要使用的写掩码的一个写掩码寄存器（并且由此写掩码字段1170的内 容间接地标识了要执行的掩码操作）的本发明的实施例，但是替代实施例相反或另外允许 掩码写字段1170的内容直接地指定要执行的掩码操作。
[0109] 立即数字段1172 -其内容允许对立即数的指定。该字段在实现不支持立即数的 通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上该字段是任 选的。
[0110] 类字段1168 -其内容在不同类的指令之间进行区分。参考图11A-B，该字段的内 容在A类和B类指令之间进行选择。在图11A-B中，圆角方形用于指示专用值存在于字段 中（例如，在图11A-B中分别用于类字段1168的A类1168A和B类1168B)。
[0111] A类指令模板
[0112] 在A类非存储器访问1105的指令模板的情况下，α字段1152被解释为其内容 区分要执行不同扩充操作类型中的哪一种（例如，针对无存储器访问的舍入型操作1110 和无存储器访问的数据变换型操作1115的指令模板分别指定舍入1152Α. 1和数据变换 1152Α.2)的RS字段1152Α，而β字段1154区分要执行指定类型的操作中的哪一种。在无 存储器访问1105指令模板中，比例字段1160、位移字段1162Α以及位移比例字段1162Β不 存在。
[0113] 无存储器访问的指令模板一完全舍入控制型操作
[0114] 在无存储器访问的完全舍入控制型操作1110的指令模板中，β字段1154被解释 为其内容提供静态舍入的舍入控制字段1154Α。尽管在本发明的所述实施例中舍入控制字 段1154Α包括抑制所有浮点异常（SAE)字段1156和舍入操作控制字段1158,但是替代实施 例可支持、可将这些概念两者都编码成相同的字段或者仅具有这些概念/字段中的一个或 另一个（例如，可仅有舍入操作控制字段1158)。
[0115] SAE字段1156-其内容区分是否停用异常事件报告；当SAE字段1156的内容指示 启用抑制时，给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序。
[0116] 舍入操作控制字段1158 -其内容区分执行一组舍入操作中的哪一个（例如，向上 舍入、向下舍入、向零舍入、以及就近舍入）。由此，舍入操作控制字段1158允许在每一指令 的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一 个实施例中，舍入操作控制字段1150的内容优先于该寄存器值。
[0117] 无存储器访问的指令模板一数据变换型操作
[0118] 在无存储器访问的数据变换型操作1115的指令模板中，β字段1154被解释为数 据变换字段1154Β，其内容区分要执行多个数据变换中的哪一个（例如，无数据变换、混合、 广播）。
[0119] 在Α类存储器访问1120的指令模板的情况下，α字段1152被解释为驱逐提示 字段1152Β，其内容区分要使用驱逐提示中的哪一个（在图11Α中，对于存储器访问时效性 1125的指令模板和存储器访问非时效性1130的指令模板分别指定时效性的1152Β. 1和非 时效性的1152Β.2)，而β字段1154被解释为数据操纵字段1154C，其内容区分要执行多 个数据操纵操作（也称为基元（primitive))中的哪一个（例如，无操纵、广播、源的向上转 换、以及目的地的向下转换）。存储器访问1120的指令模板包括比例字段1160、以及任选 的位移字段1162A或位移比例字段1162B。
[0120] 向量存储器指令使用转换支持来执行来自存储器的向量加载并将向量存储到存 储器。如同寻常的向量指令，向量存储器指令以数据元素式的方式与存储器来回传输数据， 其中实际传输的元素由选为写掩码的向量掩码的内容规定。
[0121] 存储器访问的指令模板一时效性的
[0122] 时效性的数据是可能足够快地重新使用以从高速缓存受益的数据。然而，这是提 示，且不同的处理器可以不同的方式实现它，包括完全忽略该提示。
[0123] 存储器访问的指令模板一非时效性的
[0124] 非时效性的数据是不可能足够快地重新使用以从第一级高速缓存中的高速缓存 受益且应当被给予驱逐优先级的数据。然而，这是提示，且不同的处理器可以不同的方式实 现它，包括完全忽略该提示。
[0125] B类指令模板
[0126] 在B类指令模板的情况下，α字段1152被解释为写掩码控制⑵字段1152C，其 内容区分由写掩码字段1170控制的写掩码操作应当是合并还是归零。
[0127] 在Β类非存储器访问1105的指令模板的情况下，β字段1154的一部分被解释 为RL字段1157Α，其内容区分要执行不同扩充操作类型中的哪一种（例如，针对无存储器 访问的写掩码控制部分舍入控制类型操作1112的指令模板和无存储器访问的写掩码控制 VSIZE型操作1117的指令模板分别指定舍入1157Α. 1和向量长度（VSIZE) 1157Α. 2)，而β 字段1154的其余部分区分要执行指定类型的操作中的哪一种。在无存储器访问1105指令 模板中，比例字段1160、位移字段1162Α以及位移比例字段1162Β不存在。
[0128] 在无存储器访问的写掩码控制的部分舍入控制型操作1110的指令模板中，β字 段1154的其余部分被解释为舍入操作字段1159A，并且停用异常事件报告（给定指令不报 告任何种类的浮点异常标志且不唤起任何浮点异常处理程序）。
[0129] 舍入操作控制字段1159A -正如舍入操作控制字段1158,其内容区分执行一组舍 入操作中的哪一个（例如，向上舍入、向下舍入、向零舍入、以及就近舍入）。由此，舍入操作 控制字段1159A允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入 模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段1150的内容优先于该寄 存器值。
[0130] 在无存储器访问的写掩码控制VSIZE型操作1117的指令模板中，β字段1154的 其余部分被解释为向量长度字段1159Β，其内容区分要执行多个数据向量长度中的哪一个 (例如，128字节、256字节、或512字节）。
[0131] 在Β类存储器访问1120的指令模板的情况下，β字段1154的一部分被解释为广 播字段1157Β，其内容区分是否要执行广播型数据操纵操作，而β字段1154的其余部分被 解释为向量长度字段1159Β。存储器访问1120的指令模板包括比例字段1160、以及任选的 位移字段1162Α或位移比例字段1162Β。
[0132] 针对通用向量友好指令格式1100,示出完整操作码字段1174包括格式字段1140、 基础操作字段1142以及数据元素宽度字段1164。尽管示出了其中完整操作码字段1174包 括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段 1174包括少于所有的这些字段。完整操作码字段1174提供操作码（opcode)。
[0133] 扩充操作字段1150、数据元素宽度字段1164以及写掩码字段1170允许在每一指 令的基础上以通用向量友好指令格式指定这些特征。
[0134] 写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许 基于不同的数据元素宽度应用该掩码。
[0135] 在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本发明的一些 实施例中，不同处理器或者处理器内的不同核可支持仅A类、仅B类、或者可支持两类。举 例而言，旨在用于通用计算的高性能通用无序核可仅支持B类，旨在主要用于图形和/或科 学（吞吐量）计算的核可仅支持A类，并且旨在用于两者的核可支持两者（当然，具有来自 两类的模板和指令的一些混合、但是并非来自两类的所有模板和指令的核在本发明的范围 内）。同样，单一处理器可包括多个核，所有核支持相同的类或者其中不同的核支持不同的 类。举例而言，在具有单独的图形和通用核的处理器中，图形核中的旨在主要用于图形和/ 或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计 算的仅支持B类的无序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一 处理器可包括既支持A类又支持B类的一个或多个通用有序或无序核。当然，在本发明的不 同实施例中，来自一类的特征也可在其他类中实现。可使以高级语言撰写的程序成为（例 如，及时编译或者统计编译）各种不同的可执行形式，包括：1)仅具有用于执行的目标处理 器支持的类的指令的形式；或者2)具有使用所有类的指令的不同组合而编写的替代例程 且具有选择这些例程以基于由当前正在执行代码的处理器支持的指令而执行的控制流代 码的形式。
[0136] 图12是示出根据本发明的实施例的示例性专用向量友好指令格式的框图。图12 示出专用向量友好指令格式1200,其指定位置、尺寸、解释和字段的次序、以及那些字段中 的一些字段的值，在这个意义上向量友好指令格式1200是专用的。专用向量友好指令格式 1200可用于扩展x86指令集，并且由此一些字段类似于在现有x86指令集及其扩展（例如， AVX)中使用的那些字段或与之相同。该格式保持与具有扩展的现有x86指令集的前缀编码 字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段、以及立即数字段一致。示出来 自图11的字段，来自图12的字段映射到来自图11的字段。
[0137] 应当理解，虽然出于说明的目的在通用向量友好指令格式1100的上下文中参考 专用向量友好指令格式1200描述了本发明的实施例，但是本发明不限于专用向量友好指 令格式1200,除非另有声明。例如，通用向量友好指令格式1100构想各种字段的各种可能 的尺寸，而专用向量友好指令格式1200被示为具有特定尺寸的字段。作为具体示例，尽管 在专用向量友好指令格式1200中数据元素宽度字段1164被示为一位字段，但是本发明不 限于此（即，通用向量友好指令格式1100构想数据元素宽度字段1164的其他尺寸）。
[0138] 通用向量友好指令格式1100包括以下列出的按照图12A中示出的顺序的如下字 段。
[0139] EVEX前缀（字节0-3) 1202 -以四字节形式进行编码。
[0140] 格式字段1140(EVEX字节0,位[7:0]) -第一字节（EVEX字节0)是格式字段 1140,并且它包含0x62 (在本发明的一个实施例中用于区分向量友好指令格式的唯一值）。
[0141] 第二一第四字节（EVEX字节1-3)包括提供专用能力的多个位字段。
[0142] REX 字段 1205 (EVEX 字节 1，位[7-5]) -由 EVEX. R 位字段（EVEX 字节 1，位[7]-R)、EVEX.X 位字段（EVEX 字节 1，位[6] -X)以及（757BEX 字节 1，位[5] -B)组成。EVEX. R、EVEX. X和EVEX. B位字段提供与对应VEX位字段相同的功能，并且使用1补码的形式进行 编码，g卩ΖΜΜ0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域 中已知的寄存器索引的较低三个位（rrr、XXX、以及bbb)进行编码，由此可通过增加 EVEX. R、EVEX. X 以及 EVEX. B 来形成 Rrrr、Xxxx 以及 Bbbb。
[0143] REX'字段1110-这是REX'字段1110的第一部分，并且是用于对扩展的32个 寄存器集合的较高16个或较低16个寄存器进行编码的EVEX. R'位字段（EVEX字节1，位 [4] -R'）。在本发明的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储 以（在公知x86的32位模式下）与实操作码字节是62的BOUND指令进行区分，但是在MOD R/M字段（在下文中描述）中不接受MOD字段中的值11 ;本发明的替代实施例不以反转的 格式存储该指示的位以及其他指示的位。值1用于对较低16个寄存器进行编码。换句话 说，通过组合EVEX. R'、EVEX. R、以及来自其他字段的其他RRR来形成R' Rrrr。
[0144] 操作码映射字段1215(EVEX字节1，位[3:0] -mmmm)-其内容对隐含的前导操作 码字节（0F、0F 38、或0F 3)进行编码。
[0145] 数据元素宽度字段1164 (EVEX字节2,位[7] -W) -由记号EVEX. W表示。EVEX. W 用于定义数据类型（32位数据元素或64位数据元素）的粒度（尺寸）。
[0146] EVEX. vvvv 1220 (EVEX 字节 2,位[6:3]-vvvv) - EVEX. vvvv 的作用可包括如下： 1)EVEX. vvvv编码第一源寄存器操作数且对具有两个或两个以上源操作数的指令有效，第 一源寄存器操作数以反转（1补码）的形式被指定；2)EVEX. vvvv编码目的地寄存器操作 数，目的地寄存器操作数针对特定向量位移以1补码的形式被指定；或者3)EVEX. vvvv不编 码任何操作数，保留该字段，并且应当包含1111b。由此，EVEX. ww字段1220对以反转（1 补码）的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不 同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。
[0147] EVEX.U 1168类字段（EVEX字节2,位[2]-U) -如果EVEX.U = 0,则它指示A类或 EVEX. U0 ;如果 EVEX. U = 1，则它指示 B 类或 EVEX. U1。
[0148] 前缀编码字段1225(EVEX字节2,位[1:0]-ρρ) -提供了用于基础操作字段的附加 位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SMD前缀的益 处（EVEX前缀只需要2位，而不是需要字节来表达SMD前缀）。在一个实施例中，为了支 持使用以传统格式和以EVEX前缀格式的SMD前缀（66H、F2H、F3H)的传统SSE指令，将这 些传统SMD前缀编码成SMD前缀编码字段；并且在运行时在提供给解码器的PLA之前被 扩展成传统SMD前缀（因此PLA可执行传统和EVEX格式的这些传统指令，而无需修改）。 虽然较新的指令可将EVEX前缀编码字段的内容直接作为操作码扩展，但是为了一致性，特 定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定不同的含义。替代实施例可 重新设计PLA以支持2位SMD前缀编码，并且由此不需要扩展。
[0149] α字段1152(EVEX字节3，位[7]-H^，也称为EVEX·H^、EVEX·rs、EVEX·RL、EVEX· 写掩码控制、以及EVEX. N;也以a示出）一如先前所述，该字段是针对上下文的。
[0150] β字段1154(EVEX字节3，位[6:4]-SSS，也称为EVEX·s2_。、EVEX·r 2_。、EVEX·rrl、 EVEX. LL0、EVEX. LLB;也以β β β示出）一如先前所述，该字段是针对上下文的。
[0151] REX'字段1110 -这是REX'字段的其余部分，并且是可用于对扩展的32个寄存器 集合的较高16个或较低16个寄存器进行编码的EVEX. V'位字段（EVEX字节3,位[3] -V'）。 该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合 EVEX. V'、EVEX. vvvv 来形成 V' VVVV。
[0152] 写掩码字段1170(EVEX字节3,位[2:0]_kkk)-其内容指定写掩码寄存器中的寄 存器索引，如先前所述。在本发明的一个实施例中，特定值EVEX. kkk = 000具有暗示没有 写掩码用于特定指令的特殊行为（这可以各种方式实现，包括使用硬连线到所有的写掩码 或者旁路掩码硬件的硬件来实现）。
[0153] 实操作码字段1230(字节4)还被称为操作码字节。操作码的一部分在该字段中 被指定。
[0154] MOD R/M字段1240(字节5)包括MOD字段1242、Reg字段1244、以及R/M字段 1246。如先前所述的，MOD字段1242的内容将存储器访问和非存储器访问操作区分开。Reg 字段1244的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编 码；或者被视为操作码扩展且不用于对任何指令操作数进行编码。R/M字段1246的作用可 包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄 存器操作数进行编码。
[0155] 比例、索引、基址（SIB)字节（字节6)-如先前所述的，比例字段1150的内容用 于存储器地址生成。SIB. XXX 1254和SIB.bbb 1256 -先前已经针对寄存器索引Xxxx和 Bbbb提及了这些字段的内容。
[0156] 位移字段1162A (字节7-10) -当MOD字段1242包含10时，字节7-10是位移字 段1162A，并且它与传统32位位移（disp32) -样地工作，并且以字节粒度工作。
[0157] 位移因数字段1162B(字节7) -当MOD字段1242包含01时，字节7是位移因数 字段1162B。该字段的位置与传统x86指令集8位位移（disp8)的位置相同，它以字节粒 度工作。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移量之间寻址；在64 字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、_64、0和64的8 位；由于常常需要更大的范围，所以使用disp32 ;然而，disp32需要4个字节。与disp8和 disp32对比，位移因数字段1162B是disp8的重新解释；当使用位移因数字段1162B时，通 过将位移因数字段的内容乘以存储器操作数访问的尺寸（N)来确定实际位移。该类型的位 移被称为disp8*N。这减小了平均指令长度（单个字节用于位移，但具有大得多的范围）。 这种压缩位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移量的冗 余低阶位不需要被编码。换句话说，位移因数字段1162B替代传统x86指令集8位位移。由 此，位移因数字段1162B以与x86指令集8位位移相同的方式（因此在ModRM/SIB编码规 则中没有变化）进行编码，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规 则或编码长度中没有变化，而仅在通过硬件对位移值的解释中有变化（这需要按存储器操 作数的尺寸按比例缩放位移量以获得字节式地址偏移量）。
[0158] 立即数字段1172如先前所述地操作。
[0159] 完整操作码字段
[0160] 图12B是示出根据本发明的实施例的构成完整操作码字段1174的具有专用向量 友好指令格式1200的字段的框图。具体地，完整操作码字段1174包括格式字段1140、基础 操作字段1142、以及数据元素宽度（W)字段1164。基础操作字段1142包括前缀编码字段 1225、操作码映射字段1215以及实操作码字段1230。
[0161] 寄存器索引字段
[0162] 图12C是示出根据本发明的一个实施例的构成寄存器索引字段1144的具有专用 向量友好指令格式1200的字段的框图。具体地，寄存器索引字段1144包括REX字段1205、 REX' 字段 1210、MODR/M. reg 字段 1244、MODR/M. r/m 字段 1246、VVVV 字段 1220、XXX 字段 1254以及bbb字段1256。
[0163] 扩充操作字段
[0164] 图12D是示出根据本发明的一个实施例的构成扩充操作字段1150的具有专用向 量友好指令格式1200的字段的框图。当类（U)字段1168包含0时，它表明EVEX.U0(A类 1168A);当它包含1时，它表明EVEX. U1 (B类1168B)。当U = 0且MOD字段1242包含11 (表 明无存储器访问操作）时，α字段1152(EVEX字节3,位[7] -EH)被解释为rs字段1152A。 当rs字段1152A包含1(舍入1152A. 1)时，β字段1154(EVEX字节3,位[6:4] -SSS)被 解释为舍入控制字段1154A。舍入控制字段1154A包括一位SAE字段1156和两位舍入操作 字段1158。当rs字段1152A包含0(数据变换1，152A. 2)时，β字段1154(EVEX字节3， 位[6:4] - SSS)被解释为三位数据变换字段1154B。当U = 0且MOD字段1242包含00、01 或10 (表明存储器访问操作）时，α字段1152 (EVEX字节3,位[7] -EH)被解释为驱逐提 示（ΕΗ)字段1152Β且β字段1154(EVEX字节3,位[6:4] -SSS)被解释为三位数据操纵字 段 1154C。
[0165] 当U= 1时，α字段1152(EVEX字节3,位[7] -EH)被解释为写掩码控制（Z)字段 1152C。当U= 1且MOD字段1242包含11 (表明无存储器访问操作）时，β字段1154的一 部分（EVEX字节3,位[4] -SQ)被解释为RL字段1157Α ;当它包含1(舍入1157Α. 1)时，β字 段1154的其余部分（EVEX字节3,位[6-5] -S2_i)被解释为舍入操作字段1159A，而当RL字 段1157A包含0(VSIZE 1157.A2)时，β字段1154的其余部分（EVEX字节3,位[6-5]-^) 被解释为向量长度字段1159B(EVEX字节3,位[6-5] -Lg)。当U= 1且MOD字段1242包 含00、01或10(表明存储器访问操作）时，β字段1154(EVEX字节3,位[6:4] -SSS)被解 释为向量长度字段1159B(EVEX字节3,位[6-5] -Lg)和广播字段1157B(EVEX字节3,位 [4] - B)。
[0166] 图13A-D是根据本发明的一个实施例的寄存器架构1300的框图。在所示出的实 施例中，有32个512位宽的向量寄存器1310 ;这些寄存器被引用为zmmO到zmm31。较低的 16zmm寄存器的较低阶256个位覆盖在寄存器ymm〇-16上。较低的16zmm寄存器的较低阶 128个位（ymm寄存器的较低阶128个位）覆盖在寄存器xmmO-15上。专用向量友好指令格 式1200对这些覆盖的寄存器组操作，如在以下表格中所示的。
[0167]
[0168]
【权利要求】
1. 一种执行指令以通过执行以下操作从通用源寄存器向目的地向量寄存器进行广播 的处理器： 选择所述目的地向量寄存器内的要被更新的数据元素位置N ; 如果掩码指示符被设置为第一指示，从所述通用源寄存器向所述目的地向量寄存器内 的数据元素位置N广播数据集；以及 如果所述掩码指示符被设置为第二指示，向所述目的地向量寄存器内的数据元素位置 N复制零，或者保持存储在所述目的地向量寄存器内的数据元素位置N中的现有值。
2. 如权利要求1所述的处理器，其特征在于，所述第一指示是不采用掩码操作。
3. 如权利要求2所述的处理器，其特征在于，所述第二指示表明采用掩码操作。
4. 如权利要求3所述的处理器，其特征在于，所述第一指示表明第一掩码值，并且所述 第二指示表明第二掩码值。
5. 如权利要求4所述的处理器，其特征在于，所述第一掩码值包括布尔假值，并且所述 第二掩码值包括布尔真值。
6. 如权利要求1所述的处理器，其特征在于，所述通用源寄存器包括8位、16位、32位 或64位寄存器。
7. 如权利要求6所述的处理器，其特征在于，所述目的地向量寄存器内的数据元素位 置的每一个分别存储8位、16位、32位或64位值。
8. 如权利要求1所述的处理器，其特征在于，所述目的地向量寄存器包括128位、256 位或512位寄存器。
9. 一种从通用源寄存器向目的地向量寄存器进行广播的方法，包括： 选择所述目的地向量寄存器内的要被更新的数据元素位置N ; 如果掩码指示符被设置为第一指示，从所述通用源寄存器向所述目的地向量寄存器内 的数据元素位置N广播数据集；以及 如果所述掩码指示符被设置为第二指示，向所述目的地向量寄存器内的数据元素位置 N复制零，或者保持存储在所述目的地向量寄存器内的数据元素位置N中的现有值。
10. 如权利要求1所述的方法，其特征在于，所述第一指示是不采用掩码操作。
11. 如权利要求10所述的方法，其特征在于，所述第二指示表明采用掩码操作。
12. 如权利要求11所述的方法，其特征在于，所述第一指示表明第一掩码值，并且所述 第二指示表明第二掩码值。
13. 如权利要求12所述的方法，其特征在于，所述第一掩码值包括布尔假值，并且所述 第二掩码值包括布尔真值。
14. 如权利要求9所述的方法，其特征在于，所述通用源寄存器包括8位、16位、32位或 64位寄存器。
15. 如权利要求14所述的方法，其特征在于，所述目的地向量寄存器内的数据元素位 置的每一个分别存储8位、16位、32位或64位值。
16. 如权利要求9所述的方法，其特征在于，所述目的地向量寄存器包括128位、256位 或512位寄存器。
17. -种从通用源寄存器向目的地向量寄存器进行广播的计算机系统，包括： 用于存储程序代码的存储器；以及 用于处理所述程序代码以执行以下操作的处理器： 选择所述目的地向量寄存器内的要被更新的数据元素位置N ; 如果掩码指示符被设置为第一指示，从所述通用源寄存器向所述目的地向量寄存器内 的数据元素位置N广播数据集；以及 如果所述掩码指示符被设置为第二指示，向所述目的地向量寄存器内的数据元素位置 N复制零，或者保持存储在所述目的地向量寄存器内的数据元素位置N中的现有值。
18. 如权利要求17所述的系统，其特征在于，所述第一指示是不采用掩码操作。
19. 如权利要求18所述的系统，其特征在于，所述第二指示表明采用掩码操作。
20. 如权利要求19所述的系统，其特征在于，所述第一指示表明第一掩码值，并且所述 第二指示表明第二掩码值。
21. 如权利要求20所述的系统，其特征在于，所述第一掩码值包括布尔假值，并且所述 第二掩码值包括布尔真值。
22. 如权利要求17所述的系统，其特征在于，所述通用源寄存器包括8位、16位、32位 或64位寄存器。
23. 如权利要求22所述的系统，其特征在于，所述目的地向量寄存器内的数据元素位 置的每一个分别存储8位、16位、32位或64位值。
24. 如权利要求17所述的系统，其特征在于，所述目的地向量寄存器包括128位、256 位或512位寄存器。
25. 如权利要求17所述的系统，其特征在于，还包括： 显示适配器，用于响应于所述处理器对所述程序代码的执行而呈现图形图像。
26. 如权利要求17所述的系统，其特征在于，还包括： 用户输入接口，用于从用户输入设备接收控制信号，所述处理器响应于所述控制信号 执行所述程序代码。
28. -种执行指令以从通用源寄存器向目的地向量寄存器进行广播的处理器，包括： 用于选择所述目的地向量寄存器内的要被更新的数据元素位置N的装置； 用于如果掩码指示符被设置为第一指示则从所述通用源寄存器向所述目的地向量寄 存器内的数据元素位置N广播数据集的装置；以及 用于如果所述掩码指示符被设置为第二指示则向所述目的地向量寄存器内的数据元 素位置N复制零或者保持存储在所述目的地向量寄存器内的数据元素位置N中的现有值的 装直。
29. 如权利要求28所述的处理器，其特征在于，所述第一指示是不采用掩码操作。
30. 如权利要求29所述的处理器，其特征在于，所述第二指示表明采用掩码操作。
31. 如权利要求30所述的处理器，其特征在于，所述第一指示表明第一掩码值，并且所 述第二指示表明第二掩码值。
32. 如权利要求31所述的处理器，其特征在于，所述第一掩码值包括布尔假值，并且所 述第二掩码值包括布尔真值。
33. 如权利要求28所述的处理器，其特征在于，所述通用源寄存器包括8位、16位、32 位或64位寄存器。
34. 如权利要求33所述的处理器，其特征在于，所述目的地向量寄存器内的数据元素 位置的每一个分别存储8位、16位、32位或64位值。
35.如权利要求28所述的处理器，其特征在于，所述目的地向量寄存器包括128位、256 位或512位寄存器。
【文档编号】G06F9/305GK104126167SQ201180076414
【公开日】2014年10月29日 申请日期:2011年12月23日 优先权日:2011年12月23日
【发明者】E·乌尔德-阿迈德-瓦尔, R·凡伦天, J·考博尔, B·L·托尔, M·J·查尼, Z·斯波伯, A·格雷德斯廷 申请人:英特尔公司