专利名称：一种非线性伪随机序列发生器的制作方法
技术领域：
本发明涉及伪随机序列产生技术，尤其涉及一种非线性伪随机序列发生器
背景技术：
m序列是最大长度线性移位反馈寄存器(Maximum-length linear feed backshift register, MLLFSR)生成的伪随机序列，它的周期特性、平衡特性、游程特性、自相关特性都很好，在信息安全、通信、雷达、测试、导航等许多重要领域具有广泛应用。但是，m序列的序列数目有限，难以满足通信系统需要的海量地址码；它的线性复杂度低，在信息加密中难以抵抗敌方的攻击。在实际应用中，为了获得周期长、复杂度高的伪随机序列，往往需要将若干个多级反馈移位寄存器产生的m序列进行平移、截短、求模2加等运算。这种生成方法改善了序列的某些特性,但同时也丢失了一些原有的优点，并且增加了伪随机序列生成的复杂性。·本发明由国家自然基金项目“基于m序列的非线性m子序列研究”(61071001)资助。
发明内容
本发明要解决的技术问题是提供一种非线性伪随机序列发生器，其生成的伪随机序列线性复杂度高、周期长且生成方法简单。根据本发明的一个方面，提供一种非线性伪随机序列发生器，包括移位寄存器单元，其中，移位寄存器单元由n个触发器或n个一位存储单元组成，高位触发器或高位存储单元的输出依次与相邻低位触发器或相邻低位存储单元的输入连接，最低位触发器或最低位存储单元的输出是移位寄存器单元的输出，最高位触发器或最高位存储单元的输入是移位寄存器单元的输入；反馈逻辑单元，包括线性反馈逻辑单元、非线性反馈逻辑单元和合成单元；其中，线性反馈逻辑单元输入端按照其本原三项式反馈函数与移位寄存器单元的状态输出端对应连接，线性反馈逻辑单元输出端与合成单元的一个输入端连接；非线性反馈逻辑单元输入端按照其非线性特征函数与移位寄存器单元的状态输出端对应连接，其输出端与合成单元的另一个输入端连接；合成单元包括异或门，其输入端分别与线性反馈逻辑单元输出端和非线性反馈逻辑单元输出端连接，所述的合成单元输出端与移位寄存器输入端连接。可选的，所述的非线性伪随机序列发生器中，线性反馈逻辑单元是基于本原三项式的最大长度线性移位反馈寄存器MLLFSR反馈逻辑单元，其逻辑电路由其反馈函数f(x)决定f (X) = Xi □ X0(I)其中， 表示模2加；Xi G GF(2)，为寄存器第i+1位状态，i = L..n-1。可选的，所述的非线性伪随机序列发生器中，非线性反馈逻辑单元电路由非线性特征函数y(x)决定，所述的非线性特征函数y(x)是基于(I)式得到的，其形式如下
当⑴式中的Xi所在位置满足0< ‘口(1)时，XX) =( .!+L +X/+1) (^.L X1) (x .,LL +^) (2)当⑴式中的Xi所在位置满足(|)4I时，XX) =( .!+L +x .(+1) (x .,.L X1) (xM.tLL +X1) (3)其中，+表示逻辑加；n为移位寄存器位数；Xi G GF(2)，为寄存器第i+1位状态，i
=I…n_lo可选的，所述的非线性伪随机序列发生器中，合成单元的输出是反馈逻辑单元的总输出，为f' (X) = f (X) □ y (X)(4)·
其中， 表示模2加；f (X):本原三项式m序列移位寄存器反馈函数；y(x):基于本原三项式的非线性特征函数；f’ (x):非线性m子序列移位寄存器反馈函数。与现有技术相比，本发明的优点包括1)可以产生新的伪随机序列；2)新伪随机序列具有理想的周期特性、平衡特性、游程特性；3)新伪随机序列自相关特性具有8 (t)函数特征；4)新伪随机序列良好的线性复杂度；5)易于硬件和软件实现，也易于分立元件和可编程器件实现。
图I是本发明一个实施例提供的非线性伪随机序列发生器的逻辑结构图；图2是本发明另一个实施例提供的非线性伪随机序列发生器的逻辑电路图；图3是本发明另一个实施例提供的非线性伪随机序列发生器的逻辑电路图。图4是本发明实施例提供的非线性伪随机序列发生器的状态转换示意图。附图标记说明I:移位寄存器单元；2 :线性反馈逻辑单元；3 :非线性反馈逻辑单元；4 :合成单元。
具体实施例方式为了使本发明的目的、方法、技术方案及优点更加清楚明白，以下结合附图，对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。图I是本发明一个实施例提供的非线性伪随机序列发生器的逻辑结构图。该非线性伪随机序列发生器为基于m序列移位寄存器的非线性m子序列发生器，其包括移位寄存器单元和反馈逻辑单元。其中，m序列移位寄存器是具有本原三项式反馈函数的m序列移位寄存器，移位寄存器单元的输入与反馈逻辑电路的输出耦接，移位寄存器状态输出与反馈逻辑单元输入耦接。移位寄存器单元由n个(n表示移位寄存器的位数，一般指任意正整数)触发器或n个一位存储单元组成，高位触发器或高位存储单元的输出依次与相邻低位触发器或相邻低位存储单元的输入连接，最低位触发器或最低位存储单元的输出是移位寄存器单元的输出，最高位触发器或最高位存储单元的输入是移位寄存器单元的输入。其中，反馈逻辑单元包括线性反馈逻辑单元、非线性反馈逻辑单元和合成单元。线性反馈逻辑单元输入端按照其本原三项式反馈函数与移位寄存器状态输出端对应连接，线性反馈逻辑单元输出端与合成单元的一个输入端连接。非线性反馈逻辑单元输入端按照其非线性特征函数与移位寄存器状态输出端对应连接，其输出端与合成单元的另一个输入端连接。线性反馈逻辑单元是基于本原三项式的最大长度线性移位反馈寄存器MLLFSR反馈逻辑单元，其逻辑电路由其反馈函数f(x)决定f (X) = Xi □ X0(I)·
其中，@表示模2加；Xi G GF (2)，为寄存器第i+1位状态，i = l...n-l。非线性反馈逻辑单元电路由非线性特征函数y(x)决定，所述的非线性特征函数y(x)是基于(I)式得到的，其形式如下当⑴式中的Xi所在位置满足0</ 口(登)时，XX)=(x .,+L +x,.+1) (a:,.L X1) (Xtl^L XnJlixn^x L +X1) (2)当⑴式中的Xi所在位置满足($)</I时，XX) =( .!+L +Xn^lixrhiL X1) (^1LL +X1) (3)其中，+表示逻辑加；n为移位寄存器位数；Xi G GF(2)，为寄存器第i+1位状态，i
=I…n_lo合成单元包括异或门，其输入端分别与线性反馈逻辑单元输出端和非线性反馈逻辑单元输出端连接，所述的合成单元输出端与移位寄存器输入端连接，合成单元的输出是反馈逻辑单元的总输出，为f' (X) = f (X) □ y (X)(4)其中， 表示模2加；f(x):本原三项式m序列移位寄存器反馈函数；y(x):基于本原三项式的非线性特征函数；f’ (x):非线性m子序列移位寄存器反馈函数。综上，线性反馈逻辑单元电路由形如(I)式的本原三项式m序列移位寄存器反馈函数f(x)确定，非线性反馈逻辑单元电路由非线性特征函数y(x)确定。线性反馈逻辑单元和非性反馈逻辑单元的输入信号都取自于移位寄存器状态输出信号Xj (j =0,1,2... n-1)。线性反馈逻辑单元和非性反馈逻辑单元的输出信号都送给合成单元，作为合成单元输入信号，合成单元输出信号作为移位寄存器输入信号，在elk信号作用下，一方面移位寄存器接收反馈逻辑电路的输出信号，同时其内部各位依次由高到低移动一位，完成由一个状态转换到一个新状态；另一方面由于移位寄存器状态改变，反馈逻辑电路也随之产生一个新的输出，等待下个Clk信号将其送入移位寄存器。序列的输出可以从移位寄存器输出端获得，也可以从移位寄存器任一位状态输出端获得，还可以从反馈逻辑电路输出端得到。根据本发明一个实施例，如图2所示，线性反馈逻辑单元电路由⑴式确定，且Xi的位置满足
权利要求
1.一种非线性伪随机序列发生器，包括 移位寄存器单元，其中，移位寄存器单元由η个触发器或η个一位存储单元组成，高位触发器或高位存储单元的输出依次与相邻低位触发器或相邻低位存储单元的输入连接，最低位触发器或最低位存储单元的输出是移位寄存器单元的输出，最高位触发器或最高位存储单元的输入是移位寄存器单元的输入； 反馈逻辑単元，包括线性反馈逻辑単元、非线性反馈逻辑単元和合成単元；其中，线性反馈逻辑单元输入端按照其本原三项式反馈函数与移位寄存器单元状态输出端对应连接，其输出端与合成単元的ー个输入端连接；非线性反馈逻辑单元输入端按照其非线性特征函数与移位寄存器单元状态输出端对应连接，其输出端与合成単元的另ー个输入端连接；合成単元包括异或门，其输入端分别与线性反馈逻辑单元输出端和非线性反馈逻辑单元输出端连接，所述的合成单元输出端与移位寄存器输入端连接。
2.根据权利要求I所述的非线性伪随机序列发生器，其中，线性反馈逻辑単元是基于本原三项式的最大长度线性移位反馈寄存器MLLFSR反馈逻辑単元，其逻辑电路由其反馈函数f (X)决定
3.根据权利要求2所述的非线性伪随机序列发生器，其中，非线性反馈逻辑単元电路由非线性特征函数y(x)决定，所述的非线性特征函数y(x)是基于(I)式得到的，其形式如下 当(I)式中的Xi所在位置满足Oぐ□(〗)吋， XX) =(^.1+L +x,.+1) (x,.L X1) (XrhlLL +X1) (2) 当⑴式中的Xi所在位置满足I吋，
4.根据权利要求3所述的非线性伪随机序列发生器，其中，合成単元的输出是反馈逻辑单元的输出，为 f' (x) = f(x) □ y(x)(4) 其中， 表示模2加； f (x):本原三项式m序列移位寄存器反馈函数； y(x):基于本原三项式的非线性特征函数； f’ (x):非线性m子序列移位寄存器反馈函数。
全文摘要
本发明提供非线性伪随机序列发生器，包括移位寄存器单元；反馈逻辑单元，包括线性反馈逻辑单元、非线性反馈逻辑单元和合成单元；其中，线性反馈逻辑单元输入端按照其本原三项式反馈函数与移位寄存器单元的状态输出端对应连接，其输出端与合成单元的一个输入端连接；非线性反馈逻辑单元输入端按照其非线性特征函数与移位寄存器单元状态输出端对应连接，其输出端与合成单元的另一个输入端连接；合成单元包括异或门，其输入端分别与线性反馈逻辑单元输出端和非线性反馈逻辑单元输出端连接，所述的合成单元输出端与移位寄存器输入端连接。其生成的伪随机序列线性复杂度高，周期长，且生成方法简单。
文档编号G06F7/58GK102736892SQ20121024627
公开日2012年10月17日 申请日期2012年7月8日 优先权日2012年7月8日
发明者吕虹, 常伟, 张爱雪, 戚鹏, 方俊初, 朱达荣, 汪小龙, 陈蕴 申请人:吕虹, 安徽建筑工业学院