专利名称：一种基于fpga硬件dft递推的同步相量计算方法
技术领域：
一种基于FPGA硬件DFT递推的同步相量计算方法，属于电力系统自动化测量技术领域。
背景技术：
随着我国电网建设的不断发展，网架结构日益完善，也越来越复杂，迫切需要有新的技术手段来加强电网的动态安全监控能力，提高电网安全稳定水平。传统SCADA系统采集的是秒级刷新的稳态数据，故障录波器提供的是故障前后一段时间内快速暂态波形数据，都没有办法提供全网范围内同步采集的动态相量数据。同步相量测量装置(PMU)则利用卫星同步时钟系统为广域范围内的全网同步采样提供统一的采样脉冲和标准时间，使得各个站点之间有了相同的时间基准点和采样参考基准点，在同步采样和计算之后所得到的
同步相量能准确描述实际系统的动态过程，为电力系统新型保护、测控、安全稳定控制提供了新的数据源。传统的同步相量计算方法一般采用CPU或DSP先进行数据采样，再对采样数据进行DFT递推运算得到相量的实和部虚部信息，放入到DFT系数缓冲区中，然后根据主站的要求，周期性的从该缓冲区中抽取相量实部虚部，计算出该相量的幅值相角，并打上精确的时间标签，发送到主站。这样的处理方法要求PMU装置的CPU要有较强的数据处理能力，特别是目前一台PMU装置一般采集多个元件的电气量，运算量巨大，此外PMU装置还要高速实时地往主站发送计算好的同步相量数据，最快每5ms就要发送一帧报文，需要CPU有较强的通信能力。这样传统的处理方法往往导致CPU负荷过高，给主站发送的同步相量数据报文可能无法做到均匀发送，不利于主站的数据处理。同时传统的DFT递推运算存在误差累计的问题，特别是在浮点运算的情况下很容易导致计算结果误差变大。
发明内容
为克服现有技术不足，本发明目的是在于提供一种地通过CPU对FPGA进行配置，将运算量大的采样中断计算过程放到FPGA中完成，并采用周期DFT运算和递推DFT运算来消除递推DFT运算的累计误差的基于FPGA硬件DFT递推的同步相量计算方法，保证了 PMU的通信实时性。。为实现上述目的，本发明的方法包含以下步骤(I) (I)FPGA和CPU在硬件上采用并行总线相连接，FPGA的中断信号连接到CPU的外部中断引脚，FPGA通过并行总线控制AD芯片；(2) CPU对FPGA进行配置，指定系统额定频率、每周波采样点数N、相量计算周期Tk、递推DFT的原始系数；(3) FPGA在外部标准秒脉冲(1PPS)信号进行校准后，得出同步于外部IPPS信号的内部IPPS，信号；(4) FPGA在内部1PPS’信号的同步下进行采样，并进行DFT递推运算和序分量计算，在指定相量计算周期Tk到达后，打上精确的绝对时间标签，将计算结果存入指定缓冲区，供CPU读取。所述的递推DFT的公式为
权利要求
1.一种基于FPGA硬件DFT递推的同步相量计算方法，其特征在于，包括以下步骤 (1)FPGA和CPU在硬件上采用并行总线相连接，FPGA的中断信号连接到CPU的外部中断引脚，FPGA通过并行总线控制AD芯片； (2)CPU对FPGA进行配置，指定系统额定频率、每周波采样点数N、相量计算周期Tk、递推DFT的原始系数； (3)FPGA在外部标准秒脉冲(1PPS)信号进行校准后，得出同步于外部IPPS信号的内部IPPS ‘信号； (4)FPGA在内部IPPS‘信号的同步下进行采样，并进行DFT递推运算和序分量计算，在指定相量计算周期Tk到达后，打上精确的绝对时间标签，将计算结果存入指定缓冲区，供CPU读取； 所述的DFT递推运算公式为 /k.i(/iT.) = Ac\{k - I) +—[.ν(/:)-χ(/ - l)]cos(-~~—) NNAs\(k) = As\(k -1) +—[ v( k)- x{k - n]sin(^—^~—) NN Acl (k):第k次递推基波相量实部 Asl (k) 第k次递推基波相量虚部 N :每周波采样点数 x(k):采样缓冲区中的第k个采样点所述的序分量计算公式如下Ulr=Uar- (Ubr+Ucr)*0. 5+(Ucm-Ubm)*0. 866UIm=Uam-(Ubm+Ucm)*0. 5+(Ubr-Ucr)*0. 866U2r=Uar- (Ubr+Ucr)*0. 5+(Ubm-Ucm)*0. 866U2m=Uam-(Ubm+Ucm)*0. 5-(Ubr-Ucr)*0. 866UOr=(Uar+Ubr+Ucr)/3UOm=(Uam+Ubm+Ucm)/3 Uar, Ubr, Ucr UA, UB, UC 相量的实部 Uam, Ubm, Ucm UA, UB, UC 相量的实部 Ulr，U2r，U0r正序(U1)，负序(U2)，零序(UO)相量的实部 Ulm，U2m，UOm正序(Ul)，负序(U2)，零序(UO)相量的实部 (5)FPGA在IPPS信号之后进行一次N点DFT运算，并使用其结果作为第N+1点递推DFT的初值； 所述的DFT运算的公式如下 N-I9*/* Pi^t i' = V .A-( /) COSi^-~) J=ON Ν-ι9* /* Pf,h'i · = [Λ-( /) sin(^-~) J=O^ Acl’ 1PPS信号之后一周波DFT运算的基波相量实部 Asl' =IPPS信号之后一周波DFT运算的基波相量虚部 X (O)…X (N-I):每个IPPS脉冲后一周波的采样数据所述的IPPS信号之后的第N+1点递推DFT的公式如下
2.如权利I要求所述的一种基于FPGA硬件DFT递推的同步相量计算方法，其特征在于，还包括FPGA芯片引入了卫星标准同步时钟的IPPS信号和B码时钟信号。
3.如权利I要求所述的一种基于FPGA硬件DFT递推的同步相量计算方法，其特征在于，还包括，在IPPS信号之后一周波内同时进行递推DFT和DFT运算，并在一周波以后采用DFT运算的结果作为递推DFT的初值。
4.如权利2要求所述的一种基于FPGA硬件DFT递推的同步相量计算方法，其特征在于，所述步骤(3)中，FPGA对卫星时钟信号IPPS进行512周期的平滑滤波，消掉卫星时钟的随机抖动，输出同步于卫星时钟信号的驯服好的内部1PPS’。
5.如权利I要求所述的一种基于FPGA硬件DFT递推的同步相量计算方法，其特征在于，所述步骤(4)中，所述FPGA在1PPS’信号到达时，利用此后一周波(N点)的采样数据进行一次DFT运算，并利用所得结果Acl (k) ’、Asl (k) ’作为1PPS’信号到达一周波后的递推DFT的初值，即每秒中进行一次DFT运算，在1PPS’信号一周波后将发生递推DFT的初值替换。
6.如权利I要求所述的一种基于FPGA硬件DFT递推的同步相量计算方法，其特征在于，所述步骤(6)中，CPU响应FPGA中断，通过并行总线读出所有采样值和所有相量的实部、虚部数据，根据正序相量计算系统频率，根据系统频率与额定频率的偏离程度，判别是否需要启动相量补偿算法。
全文摘要
本发明涉及的是一种基于FPGA硬件DFT递推的同步相量计算方法，其通过CPU对FPGA进行配置，FPGA在1PPS信号同步下控制AD完成采样过程，并采用周期DFT运算+递推DFT运算来消除递推DFT运算的累计误差；复杂的相量补偿算法则由CPU完成。FPGA和CPU一起配合完成同步相量的采集运算补偿过程，即利用FPGA的高速并行计算能力，又利用CPU灵活的浮点运算功能。由于耗时较长的递推DFT运算已经由FPGA完成，CPU负荷较小，保证了CPU通信响应的实时性，从而提高了PMU的通信可靠性。
文档编号G06F19/00GK102902879SQ20121031076
公开日2013年1月30日 申请日期2012年8月28日 优先权日2012年8月28日
发明者温富光, 陈庆旭 申请人:南京国电南自电网自动化有限公司