专利名称：一种用于恢复数据的接收机和系统的制作方法
技术领域：
本发明的实施例一般涉及低功率输入输出(I/O)收发机领域。更具体地，本发明的实施例涉及一种使用超频的低功率数据恢复装置、系统和方法。
背景技术：
由于功耗变为消费电子产品(例如，平板PC、智能电话、低功率膝上型计算机或上网本等)的标准性能基准，所以在这样的消费设备(或任何其它低功率设备)的处理器中使用的传统高速输入输出(I/o)收发机对于低功率操作而言不是最优的。传统高速I/O收发机对于低功率操作而言是非优架构的一个原因是在这些I/o收发机的接收机中使用时钟数据恢复(⑶R)电路。这些⑶R电路包括模拟电路，例如，延迟锁定环(DLL)、参考信号生成器(例如，带隙或电阻器阶梯(ladder))、锁相环(PLL)以及其它模拟和混合信号电路。在正常操作期间，上述模拟电路消耗直流(DC)功率。虽然可以在大小上缩小这些模拟电路以在低频从而低功率下进行操作，但是DC功耗仍然是低功耗的瓶颈。此外，这样的使用诸如DLL、参考信号生成器(例如，带隙或电阻器阶梯)、PLL以及其它模拟和混合信号电路之类的模拟电路的接收机架构不能满足移动行业处理器接口 CMIPI )的严格低功率规范，该严格低功率规范是在M-PHY的MIPI 联盟规范(SM)版本1.00.00 (2011年2月8日)中描述的，并且在2011年4月28日被批准。
实用新型内容本实用新型提供了一种用于恢复数据的接收机，所述接收机包括:边缘检测器，其检测从发射机接收到的输入信号的第一下降边缘和第一上升边缘；计数器，其响应于检测到所述第一下降边缘而在第一方向上进行计数，并且响应于检测到所述输入信号的所述第一上升边缘而 在第二方向上进行计数，所述计数器基于所述第一方向和所述第二方向上的计数而生成最终计数值；以及决策单元，其确定所述输入信号中的数据是具有逻辑高值还是具有逻辑低值，所述确定是根据所述最终计数值进行的。所述接收机还包括:耦合到所述计数器的过采样器，其为所述计数器生成过采样时钟信号。所述过采样器用于通过在输入时钟信号的上升边缘和下降边缘处生成脉冲信号，来生成所述过采样时钟信号。所述接收机还包括:触发器或锁存器，所述触发器或锁存器通过所述输入时钟信号的上升边缘或下降边缘中的一个来锁存所述决策单元的输出。所述发射机是MIPICHJ m-phy(sm)发射机。所述第一方向与所述第二方向不同。所述第一方向与所述第二方向相同。本实用新型还提供了一种用于恢复数据的系统，所述系统包括:耦合到发射机的接收机，所述接收机是上面讨论的接收机；以及显示单元，其进行显示。[0012]所述显示单元是触摸屏。
根据下面给出的详细描述并根据本发明各个实施例的附图，将更充分地理解本发明的实施例，然而，这不应当被认为是将本发明限于特定实施例，而是仅仅用于解释和理解。图1是根据本发明一个实施例的具有被配置成经由低功率逻辑单元恢复数据的接收机的高级系统输入输出(I/O)链路。图2是在本文描述的实施例中使用的脉冲宽度调制(PWM)波形。图3是根据本发明一个实施例的经由其低功率逻辑单元提供数据恢复的接收机架构。图4是根据本发明一个实施例的接收机架构的各种信号波形的集合。图5是根据本发明一个实施例的经由低功率逻辑单元恢复数据的方法的流程图。图6是根据本发明一个实施例的经由低功率逻辑单元恢复数据的方法的详细流程图。图7是根据本发明一个实施例的包括处理器的系统级图，所述处理器具有接收机，所述接收机具有使用超频恢复数据的逻辑。
具体实施方式
本发明的实施例涉及一`种使用超频的低功率数据恢复装置、系统和方法。在一个实施例中，所述装置是接收机，所述接收机包括:边缘检测器，其检测从发射机接收的输入信号的第一下降边缘和第一上升边缘；计数器，其响应于检测到所述第一下降边缘而在第一方向上进行计数，并且响应于检测到所述输入信号的所述第一上升边缘而在第二方向上进行计数，所述计数器基于所述第一方向和所述第二方向上的计数来生成最终计数值；以及决策单元，其确定所述输入信号中的数据是具有逻辑高值还是具有逻辑低值，其中所述确定是根据所述最终计数值进行的。在一个实施例中，所述接收机还包括:耦合到所述计数器的过采样器，其为所述计数器生成过采样时钟信号，其中，所述过采样器用于通过在输入时钟信号的上升边缘和下降边缘处生成脉冲信号来生成所述过采样时钟信号。在一个实施例中，所述接收机和所述发射机是移动行业处理器接口 (.MIPI ) M-PHY(sm)接收机和发射机。本文讨论的接收机架构的技术效果在于其提供了独立于模拟电路的低功率数据恢复，例如，未使用时钟数据恢复(CDR)电路。通过改变输入时钟频率和/或计数器的长度，本文讨论的实施例中的接收机架构是可调节的以便以低频以及高频进行运行。术语“低频”在本文中是指MIPI 的最小GEAR规范。低频数据传输在3-192Mb/s的范围内。术语“高频”在本文中是指MIPI 的最大GEAR规范。高频数据传输在9-576MB/S的范围内。术语“GEAR”在本文中是指MIPI 的规范所定义的脉冲波调制信号的速度范围。在以下描述中，讨论了大量细节，以提供对本发明实施例的更全面理解。然而，本领域技术人员将清楚的是，可以在不具有这些具体细节的情况下实施本发明的实施例。在其它情况中，为了避免使本发明的实施例模糊，以方框图的形式而不是详细地示出了公知的结构和设备。注意，在这些实施例的相应附图中，使用线条来表示信号。一些线条可以较粗，以指示更多的组成信号路径，和/或在一端或多端处具有箭头，以指示主要信息流动方向。这样的指示并非旨在是限制性的。相反，结合一个或多个示例性实施例使用这些线条以有助于更容易地理解电路或逻辑单元。如由设计需求或偏好所指定的，任何被表示的信号实际可以包括可以在任意方向上前进的一个或多个信号，并且可以用任何适当类型的信号方案来实现。在以下描述和权利要求中，可以使用术语“耦合的”及其派生词。术语“耦合的”在本文中是指(物理地、电地、磁地、光学地)直接接触的两个或更多个元件。术语“耦合的”在本文中还可以是指彼此并非直接接触但是仍然能够彼此协作或交互的两个或更多个元件。如本文中使用的，除非另外指定，否则使用有序形容词“第一”、“第二”和“第三”等来描述共同对象只是指示正在提及相似对象的不同实例，并且并不是要暗示这样描述的对象必须在时间上、空间上、排序上或以任何其它方式处于给定的顺序。图1是根据本发明一个实施例的高级系统100的输入输出(I/O)链路，其具有被配置成经由低功率逻辑单元恢复数据的接收机。在一个实施例中，每个接收机(例如，102^)包括使用超频进行低功率数据恢复的相应逻 辑架构103^虽然在本文中将系统100描述成MIPI M-PHY(sm)链路，但是在其它实施例中，系统100是用于在其接收机处进行低功率数据恢复的任意I/O链路，其中MIPI M-PHY(sm)链路是在M-PHY的MIPI 联盟规范(SM)版本1.00.100 (2011年2月8日)中定义的，并且在2011年4月28日被批准。在一个实施例中，系统100是MIPI M-PHY(SM)链路，其包括MIPI M-PHY(SM)发射机(M-TX) IOl1,、点对点互连 DIF.PlOSg 和 DIF—NlOSg 以及 M_PHY(sm)接收机(M-RX)102^在本文所讨论的实施例中，M-RX102H包括使用超频进行低功率数据恢复的逻辑架构103^系统100包括通路1-Ν，其中，每个通路包括M-TX、M-RX以及形成线路的一对点对点互连DIF_P和DIF_N。术语“DIF_P”和“DIF_N”在文本中是指M-PHY的MIPI_ 联盟规范(SM)版本1.00.00 (2011年2月8日)所定义的并在2011年4月28日被批准的差分信号。在一个实施例中，系统100的发射机和接收机位于设置在消费电子(CS)设备中的不同处理器之中。在一个实施例中，CS设备可以是平板PC、智能电话或任意其它的低功耗设备。在一个实施例中，系统100稱合到显示单元(未示出),显示单元用于显示接收机
所接收到的内容。在一个实施例中，显示单元是触摸板。为了不使本发明的实施例模糊，讨论TXlOlpDIF.PlOSpDIF.NlOSpRXK^和逻辑单元IOS1。该讨论可应用于系统100的其它TX和RX。在一个实施例中，来自TXlOl1的信号是差分PWM信号(DIF-PlOS1和0正_附051)。在一个实施例中，RX102!包括将差分信号转换成PWM单端信号。在一个实施例中，PWM单端信号由逻辑单元IOS1接收，并被转换成非归零(NRZ)信号，以供进一步处理。图2是在本文描述的实施例中使用的脉冲宽度调制(PWM)波形200。PWM是在波形的占空比中承载数据信息的比特调制方案。在一个实施例中，点对点互连DH^pios1,和DIF-NlOS1,发送PWM波形(也被称为DIF-PlOS1和DIF-NlOS1 )。PWM方案具有自同步(self-clocking)属性，这是因为时钟信息位于PWM波形200的周期中。PWM波形200中的每个比特包括两个子相位的组合，DIF-NlOS1之后是DIF—PlOSi。这两个子相位中的一个比另一个长，即TPWM—MW>TPWM—MI_，这取决于PWM波形200中的比特是二进制‘I’还是二进制‘0’。PWM波形200中的二进制信息位于DIF-NlOS1与DIF-PlOS1状态的持续时间的比率中。例如，如果在比特周期的大部分内线路状态是DIF_P，则‘η’比特是二进制‘I’ 201(PWM-bl)。同样，如果在比特周期的大部分内，线路状态是DIF_N，则比特是二进制‘0’ 202(PWM-bO )。术语“线路”在本文中是指差分的点对点差分串行连接。PWM波形200的每个比特周期包含两个边缘，其中下降边缘在固定的位置处，而上行边缘的位置被调制。相应地，PWM比特流203明确地包含具有周期为Tpwm的比特时钟，该周期等于一个比特的持续时间。在一个实施例中，RXK^1的(参考图3讨论的)逻辑单元103!用于处理PWM波形200，其中使用超频进行低功率数据恢复。图3是根据本发明一个实施例的用于经由其低功率逻辑单元提供数据恢复的逻辑单元300/103”参考图1-2来描述逻辑单元103^在一个实施例中，逻辑单元IOS1包括边缘检测器301、计数器302、过采样器303、决策单元304以及同步器305。在一个实施例中，逻辑单元IOS1还包括用于对来自同步器305的被同步的数据313进行解码的解码器306。在一个实施例中，解码器306是接收机102!的一部分，而不是逻辑单元IOS1的一部分。在一个实施例中，边缘检测器301用于接收具有DIF-PlOS1和DIF-NlOS1的PWM信号316，并用于检测从TXlOl1接收到的PWM信号316的第一下降边缘和第一上升边缘。在一个实施例中，边缘检测 器301响应于检测到PWM信号316的第一下降边缘而生成重置信号309。在一个实施例中，重置信号309还与计数器302的递减计数信号相对应。在一个实施例中，边缘检测器301响应于检测到PWM信号316的第一上升边缘而生成计数信号310。在本文讨论的实施例中，边缘检测器301是用逻辑组合逻辑设计的全数字边缘检测器。在一个实施例中，过米样器303用于接收时钟信号307并用于生成过米样时钟信号308。术语“过采样”在本文中是指在多个点处对信号进行采样，例如，在信号的上升边缘和下降边缘处对信号进行采样。过采样器303的一个益处在于时钟信号307在频率上可以比向计数器302提供时钟信号所需要的慢至少两倍，这是因为过采样器303生成的过采样时钟308在频率上比时钟信号308快两倍。在一个实施例中，过采样器303是脉冲生成器，其用于通过在时钟信号307的每个上升边缘和下降边缘处生成脉冲来生成过采样时钟信号308。在一个实施例中，过采样时钟信号308被输入到计数器302，并用作计数器302的时钟信号。在本文讨论的实施例中，过采样器303是用逻辑组合逻辑设计的全数字过采样器。在一个实施例中，计数器302用于响应于从边缘检测器301接收到重置信号309而进行计数。在一个实施例中，计数器302在过采样时钟信号308的每个边缘处进行计数。在一个实施例中，计数器311的输出用于确定PWM信号316的比特值。在一个实施例中，计数器302用于响应于检测到第一下降边缘而在第一方向上进行计数，并且响应于检测到输入信号的第一上升边缘而在第二方向上进行计数。在一个实施例中，计数器316用于基于第一和第二方向上的计数的数生成最终计数值。在一个实施例中，第一和第二方向是相同的。在另一实施例中，第一方向和第二方向是不同的，例如，第一方向是递减计数方向，而第二方向是递增计数方向。 在一个实施例中，第一方向是递减计数方向，而第二方向是计数的递减计数方向。在本文讨论的实施例中，计数器302是递增-递减计数器，其用于在第一方向(递减计数)和第二方向(递增计数)上进行计数。具有递增-递减计数器并能够在重置时在一个方向上计数而在识别出PWM316的第一上升边缘时在另一方向计数的技术效果在于，逻辑架构300/103!不需要知道PWM信号316的频率，并且因此决策单元304所使用的阈值水平可以保持恒定。然而，在不改变本发明实施例的本质的情况下，可以将架构IOS1修改成使用只在一个方向上(递增或递减)进行计数的计数器进行运行。在这样的实施例中，可以修改决策单元304中的阈值水平，以确定PWM信号316何时是逻辑‘I’或逻辑‘O’。例如，根据PWM信号316的频率来选择不同的阈值水平。在一个实施例中，计数器302是基于移位寄存器的计数器。在其它实施例中，可以使用计数器302的其它设计，而不改变本发明实施例的本质。在本文讨论的实施例中，计数器302是用逻辑组合逻辑设计的全数字计数器。在一个实施例中，决策单元304用于比较来自计数器302的最终计数值311，以生成输出数据信号312 (逻辑‘I’或逻辑‘O’)。假定‘M’个比特是 计数器302的长度。在一个实施例中，如果计数器的值‘N’(由计数值311指示)大于或等于(M/2+1)，则决策单元304使输出信号312为逻辑‘I’。在这样的实施例中，如果计数器的值‘N’小于(M/2+1)，则决策单元304使输出信号312为逻辑‘O’。在一个实施例中，‘M’的值是24。在一个实施例中，‘M’和‘N’的值是可由硬件或软件或者两者的组合设定的。在一个实施例中，‘M’和‘N’的值是可由硬件通过改变包括接收机IOS1的处理器的管脚处的电压/电流水平来设定的。在一个实施例中，‘M’和‘N’的值是可由软件经由基本输入输出系统(BIOS)、操作系统或者被配置成访问接收机102i的设置的任何其它应用来设定的。在一个实施例中，在制造接收机时通过熔丝信号来预先定义‘M’和‘N’的值。在本文讨论的实施例中，决策单元304是用逻辑组合逻辑设计的全数字决策单元。在一个实施例中，同步器305用于从决策单元304接收数据信号312，并将该数据信号312与接收机的时钟信号315进行同步。在一个实施例中，同步器305是触发器或锁存器，其在触发器或锁存器的上升或下降边缘上锁存数据信号312。同步器305的输出是与接收机时钟信号315的边缘同步的被同步数据信号313。在本文讨论的实施例中，同步器305是用逻辑组合逻辑设计的全数字同步器。在一个实施例中，解码器306对被同步数据313进行解码，以生成解码的数据314，以供进一步处理。在一个实施例中，解码器306是低密度奇偶校验码(LDPC)解码器。在一个实施例中，解码器306是纠错码(EEC)解码器。在其它实施例中，可以使用其它形式的解码器来对接收机SOO/lOSi所接收到的已编码PWM信号316进行解码。在上面讨论的实施例中，没有使用CDR，并且全部逻辑块是数字逻辑块，所述数字逻辑块并不消耗(在功能上)相当的模拟电路所消耗的DC功率。此外，通过改变计数器的长度‘M’和时钟信号307的频率，接收机SOO/lOSi的设计可调节到较宽频率范围的PWM信号316。图4是根据本发明一个实施例的接收机架构IOS1的各种信号的波形400的集合。参考图1-3描述波形400。对于信号316、309、310、307和308而言，x轴是时间，而y轴是电压。对于信号401而言，X轴是时间，而y轴是计数值。信号316是输入到接收机逻辑IOS1的PWM信号。如上面提到的，PWM信号316包括两个部分——DIF-NlOS1和DIF—PlOSp逻辑单元IOS1确定PWM信号316表示逻辑比特‘0’还是比特‘I’。信号309是由边缘检测器301生成的重置信号。边缘检测器301识别PWM信号316的第一下降边缘，并生成表示PWM信号316的第一下降边缘的脉冲信号309。在一个实施例中，当计数器302接收到重置信号309时，计数器302将自身重置成已知的计数值。在一个实施例中，已知值是零。在一个实施例中，计数器302是异步重置计数器，使得在重置信号309被宣称(assert)时，即当生成重置脉冲时，计数器302进行重置，而不需要等待计数器302所使用的时钟信号的上升/下降边缘。在一个实施例中，计数器302是同步重置计数器，使得当重置信号被宣称时，即当生成重置脉冲时，计数器302在计数器302所使用的时钟信号(过采样时钟信号)的下一上升/下降边缘上进行计数。信号310是由边缘检测器301生成的计数信号。在一个实施例中，计数信号310是递增计数信号，其使得计数器302递增计数，即在第二方向上进行计数。在一个实施例中，重置信号309是递减计数信号，其使得计数器302递减计数，即，在第二方向上进行计数。信号307是过采样器303所接收的时钟信号，过采样器303生成时钟信号307的过采样版本。在一个实施例中，过采样器303在时钟信号307的每个上升和下降边缘处生成脉冲信号，用以生成过采样时钟信号308。过采样时钟信号308用作计数器302的计数器时钟信号，其使得计数器302在过采样时钟信号308的每个边缘处进行递增或递减计数。信号311表示来自计数器302的最终计数值。
在一个实施例中，计数器302在从边缘检测器302接收到脉冲309时进行重置。在一个实施例中，当计数器302从边缘检测器301接收到重置脉冲309时，解码器306对同步器313的输出进行采样，其中所述输出表示存储在计数器302中的之前的数据(被决定为逻辑比特‘I’或比特‘O’)。在这样的实施例中，上次的计数值311被存储，并被发送到决策单元304，以便确定之前的PWM信号316是逻辑比特‘I’还是比特‘0’。如果‘N’大于或等于(M/2+1)，那么来自决策单元304的信号312指示之前的数据是逻辑‘1’，否则是逻辑‘O’。同步器305随后对该之前的数据进行同步，以供解码器306处理。随后将计数器302重置成N=M/2，其是计数器计数范围的中间点。虽然本文讨论的实施例所使用的递增-递减计数器302被重置成其中间点M/2，但是IOS1的逻辑可以被修改，以针对单向计数器302进行工作，所述单向计数器302递增或递减地进行计数，和/或可以被重置成任何其它已知的状态。在一个实施例中，计数器在接收到脉冲信号309时从中间点M/2开始递减计数。在这样的实施例中，计数器302在过采样时钟信号308的每个边缘上一直保持进行递减计数，直到计数器接收到信号310的脉冲(其指示PWM信号316的第一上升边缘)为止。随后计数器开始递增计数直到识别出下一重置信号脉冲309为止。此时，对最终计数值311进行锁存，并且决策单元304进行与PWM信号316的比特值有关的确定。如果计数值311大于某个阈值，则PWM信号316的比特值被识别为是逻辑‘I’或逻辑‘0’值。[0054]在一个实施例中，决策单元304所使用的阈值是(M/2+1)，其中，‘M’是计数器长度。在这样的实施例中，如果计数值311大于或等于(M/2+1 )，则决策单元304确定PWM信号316是逻辑‘I’，否则PWM信号316是逻辑‘O’。图5是根据本发明一个实施例的经由低功率逻辑单元恢复数据的方法的流程图500。虽然，流程图500中的方块是以特定顺序示出的，但是可以修改动作的顺序。因而，可以以不同的顺序来执行所示的实施例，并且可以并行地执行一些动作/方块。另外，在接收机使用过采样时钟信号恢复数据的各个实施例中，可以省略一个或多个动作/方块。参考图1-4不出了图5的流程图。在方块501，边缘检测器301从发射机IOl1接收输入PWM信号316。在方块502，边缘检测器301识别PWM信号316的第一下降边缘和第一上升边缘。边缘检测器301随后在检测到PWM信号316的第一下降边缘时生成重置信号(或递减计数信号)309。在一个实施例中，边缘检测器301在检测到PWM信号316的第一上升边缘时生成递增计数信号310。在方块503，计数器302响应于接收到PWM信号316的第一下降边缘的脉冲而开始在第一方向(例如，递减方向)上进行计数。在方块504，计数器302响应于接收到PWM信号316的第一下降边缘而将其本身重置成已知值(例如，中间点M/2)。在方块505，同步器305将之前存储的数据发送到解码器306以便解码。在这样的实施例中，最后的计数值311被存储，并被发送到决策单元304以确定之前的PWM信号316是比特‘I’还是比特‘O’。如果‘N’大于或等于(M/2+1)，则来自决策单元304的信号312指示之前的数据是‘I’，否则之前的数据是‘0’。同步器305随后对该之前的数据进行同步，以供解码器306进行处理。随后计数器302被重置成N=M/2。在方块506，过采样器303生成过采样时钟308。计数器302使用该过采样时钟308进行递增或递减计数。在方块507，计数器302响应于接收到PWM信号316的第一上升边缘的脉冲而在第二方向(例如，递增)上进行计数。在方块508，将计数器302的输出存储在锁存器或触发器中，以供决策单元304确定PWM信号316所表示的比特是逻辑比特‘I’还是比特‘O’。在方块509，决策单元304确定PWM信号316是逻辑比特‘I’还是比特‘O’。图6是根据本发明实施例的经由低功率逻辑单元恢复数据的方法的详细流程图600。虽然流程图500中的方块是以特定顺序示出的，但是可以修改动作的顺序。因而，可以以不同的顺序来执行所示的实施例，并且可以并行地执行一些动作/方块。另外，在接收机使用过采样时钟信号恢复数据的各个实施例中，可以省略一个或多个动作/方块。参考图1-4不出了图6的流程图。过程在方块601开始，此时设置‘N’和/或‘M’的值。在一个实施例中，由操作系统或由处理器上的管脚上的硬件设置来对值‘N’和/或‘M’进行设定。在一个实施例中，将‘N’设置成M/2，其中‘M’是计数器302的计数器长度，并且其中，‘N’是决策单元304用于确定PWM信号316是比特‘I’还是比特‘0’的阈值。计数器302随后被重置成N=M/2。在方块602，边缘检测器301响应于确定PWM信号316的第一下降边缘而生成重置信号309。重复方块602直到检测器301确定出PWM信号316的第一下降边缘为止。在方块603，上次的计数值311被存储并被发送到决策单元304以确定之前的PWM信号316是逻 辑比特‘I’还是比特‘0’。在一个实施例中，如果‘N’大于或等于(M/2+1)，则来自决策单元304的信号312指示之前的数据是逻辑比特‘1’，否则是‘O’。同步器305随后对该之前的数据进行同步，以供解码器306进行处理。随后将计数器302重置成N=M/2。在方块604，边缘检测器301识别PWM信号316的另一边缘，并确定该边缘是否是PWM信号316的第一上升边缘。如果该边缘被识别为第一上升边缘，则该过程转移到方块607。如果边缘检测器301没有识别出第一上升边缘，即在第一下降边缘之后尚未出现新的边缘，则该过程在方块605继续。在方块605，确定过采样时钟信号308是否具有任何脉冲。如果不存在脉冲，则不对计数器302进行递减计数。如果在过采样时钟信号308中存在脉冲，则在方块606将计数器的计数递减1，即，N=N-1,并且该过程继续到方块604。在方块607，在边缘检测器301确定出PWM信号316的第一上升边缘之后，边缘检测器301查找PWM信号316的任何新的下降边缘。由于PWM信号316的性质(如参考图2所描述的)，PWN信号316的下一新下降边缘将指示新PWM信号的开始。如果在下一过采样时钟信号308时没有确定出PWM信号316的新下降边缘，则在方块609对计数器302递增
I。在方块608，检查过采样时钟信号308中的任意脉冲。如果在过采样时钟信号308中没有检测到脉冲，则不对计数器302进行递增，并且该过程转移到方块607。在该过程600期间，如果边缘检测器301确定到第二下降边缘，即，新下降边缘，则该过程转移到方块603。如上面提到的，在方块603，上次的计数值311被存储并被发送到决策单元304，以便确定之前的PWM信号316是逻辑比特‘I’还是比特‘O’。在一个实施例中，如果‘N’大于或等于(M/2+1)，则来自决策单元304的信号312指示之前的数据是逻辑‘1’，否则是‘O’。同步器305随后对该之前的数据进行同步，以供解码器306处理。随后将计数器302重置成N=M/2。图7是根据本发明一个实施例的包括处理器的系统级图1300，所述处理器具有使用过采样时钟信号恢复(由发射机发送的)数据的接收机。图7还包括机器可读存储介质，用于运行执行各个实施例的方法的计算机可读指令。还将实施例中的元素提供成用于存储计算机可执行指令(例如，用于实现上面讨论的过程以及图5-6的流程图的指令)的机器可读介质。机器可读介质可以包括但不限于:闪存、光盘、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁或光卡、或适合于存储电子或计算机可执行指令的其它类型的机器可读介质。例如，本发明的实施例可以作为计算机程序(例如，BIOS)被下载，可以经由通信链路(例如，调制解调器或网络连接)通过数据信号将所述计算机程序从远程计算机(例如，服务器)传输到请求计算机(例如，客户端)。在一个实施例中，系统1300包括但不限于:台式计算机、膝上型计算机、上网本、平板电脑、笔记本计算机、个人数字助理(PDA)、服务器、工作站、蜂窝电话、移动计算设备、智能电话、互联网装置或任何其它类型的计算设备。在另一实施例中，系统1300实现本文所公开的方法，并且可以是片上系统(SOC)系统。在一个实施例中，处理器1310具有一个或多个处理器核心1312到1312N，其中，1312N表示处理器1310内的第N个处理器核心，其中N是正整数。在一个实施例中，系统1300包括多个处理器，包括处理器1310和1305在内，其中处理器1305具有与处理器1310的逻辑类似或相同的逻辑。在一个实施例中，系统1300包括多个处理器，包括处理器1310和1305在内，使得处理器1305具有与处理器1310的逻辑完全独立的逻辑。在这样的实施例中，多封装系 统1300是异构的多封装系统，这是因为处理器1305和1310具有不同的逻辑单元。在一个实施例中，处理核心1312包括但不限于:用于获取指令的预取逻辑、用于对指令进行解码的解码逻辑、用于执行指令的执行逻辑等。在一个实施例中，处理器1310具有用于对系统1300的指令和/或数据进行高速缓存的高速缓存存储器1316。在本发明另一实施例中，高速缓存存储器1316包括处理器1310内的一级、二级以及三级高速缓存存储器或者任何其它配置的高速缓存存储器。在一个实施例中，处理器1310包括存储器控制中心(MCH) 1314，其用于执行使得处理器1310能够访问存储器1330并与存储器1330进行通信的功能，存储器1330包括易失性存储器1332和/或非易失性存储器1334。在一个实施例中，存储器控制中心(MCH)1314作为独立的集成电路而设置在处理器1310的外部。在一个实施例中，处理器1310用于与存储器1330和芯片组1320进行通信。在这样的实施例中，当对SSD1380上电时，SSD1380执行计算机可执行指令。在一个实施例中，处理器1310还耦合到无线天线1378，以与被配置成发送和/或接收无线信号的任何设备进行通信。在一个实施例中，无线天线接口 1378根据但不限于IEEE802.11标准及其相关标准族、HomePlug AV (HPAV)、超宽带(UWB)、蓝牙、WiMAX或任何形式的无线通信协议进行运行。在一个实施例中，易失性存储器1332包括但不限于:同步动态随机存取存储器(SDRAM)、动态随机存取存储器(DRAM)、RAMBUS动态随机存取存储器(RDRAM)和/或任何其它类型的随机存取存储器设备。非易失性存储器1334包括但不限于:闪存(例如，NAND、N0R)、相变存储器(PCM)、只读存储器(ROM)、电可擦可编程只读存储器(EEPROM)或任何其它类型的非易失性存储器设备。存储器1330存储信息以及由处理器1310执行的指令。在一个实施例中，在处理器1310执行指令的同时，存储器1330还可以存储临时变量或其它中间信息。在一个实施例中，芯片组1320经由点对点(PtP或P-P)接口 1317和1322与处理器1310连接。在一个实施例中，芯片组1320使得处理器1310能够连接到系统1300中的其它模块。在本发明的一个实施例中，接口 1317和1322根据诸如INTEL QuickPath互连(QPI)等之类的PtP通信协议进行运行。在一个实施例中，芯片组1320用于与处理器1310、1305、显示设备1340和其它设备1372、1376、1374、1360、1362、1364、1366、1377等进行通信。在一个实施例中，芯片组1320还耦合到无线天线1378，以与被配置成发送和/或接收无线信号的任何设备进行通 目。在一个实施例中，芯片组1320经由接口 1326连接到显示设备1340。在一个实施例中，显示设备1340包括但不限于:液晶显示器(IXD)、等离子显示器、阴极射线管(CRT)显示器或任何其它形式的可视显示设备。在本发明的一个实施例中，将处理器1310和芯片组1320合并成单个S0C。此外，芯片组1320连接到将各个模块1374、1360、1362、1364和1366互连起来的一个或多个总线1350和1355。在一个实施例中，如果在总线速度或通信协议方面存在不匹配，则总线1350和1355可以经由总线桥1372互连在一起。在一个实施例中，芯片组1320经由接口 1324与非易失性存储器1360、大容量存储设备1362、键盘/鼠标1364和网络接口 1366、智能TV1376、消费电子产品1377等耦合，但不限于这些。在一个实施例中，大容量存储设备1362包括但不限于:固态驱动器、硬盘驱动器、通用串行总线闪存驱动器或任何 其它形式的计算机数据存储介质。在一个实施例中，网络接口 1366是由任何类型的公知网络接口标准实现的，包括但不限于:以太网接口、通用串行总线(USB)接口、外围组件互连(PCI)快速接口、无线接口和/或任何其它适当类型的接口。在一个实施例中，无线接口依据但不限于IEEE802.11标准及其相关标准族、HomePlugAV (HPAV)、超宽带(UWB)、蓝牙、WiMAX或任何形式的无线通信协议进行运行。虽然将图7中所示的模块描绘成系统1300中的分离方块，但是这些方块中的一些方块所执行的功能可以集成到单个半导体电路中，或者可以使用两个或更多个分离的集成电路来实现。例如，虽然在处理器1310内将高速缓存存储器316描绘成的分离方块，但是高速缓存存储器1316可以分别并入处理器核心1312中。在一个实施例中，系统1300可以包括本发明另一实施例中的多于一个的处理器/处理核心。在说明书中提及“实施例”、“一个实施例”、“一些实施例”或“其它实施例”是指结合这些实施例描述的特定特征、结构或特性包括在至少一些实施例中，但不必包括在所有实施例中。“实施例”、“一个实施例”或“一些实施例”的各种出现未必都是指相同实施例。如果说明书记载“可能”、“或许”或“可以”包括一组件、特征、结构或特性，则不是必需包括该特定组件、特征、结构或特性。如果说明书或权利要求提及“一”或“一个”元件，这并不是指只存在这些元件中的一个。如果说明书或权利要求提及“一额外的”元件，则这并不排除存在多于一个的额外兀件。虽然已经结合本发明的具体实施例描述了本发明，但是鉴于以上描述，对这样的实施例的许多替换、修改和变化对于本领域普通技术人员都将是很明显的。在一个实施例中，计数器302在一个方向上进行计数，即，第一和第二方向是相同的。虽然在递增计数方面描述了这种替换实施例，但是可以针对递减计数的计数器修改同一实施例。在一个实 施例中，计数器302在重置时进行计数，其中，当检测到输入PWM信号316的第一下降边缘时出现该重置。在一个实施例中，计数器302在识别出PWM信号316的第一上升边缘时停止计数。然后将计数器302的输出311馈送到决策单元304，决策单元304将计数值311与阈值进行比较。在一个实施例中，该阈值是可设定的值。在一个实施例中，该阈值取决于输入PWM信号316的速度(或频率)。在一个实施例中，对于较高频率的PWM信号316，使用较低阈值。较低阈值的一个原因在于计数器302用于计数的时间较少。在这样的实施例中，对于较低频率的PWM信号316，使用较高阈值，这是因为计数器302用于计数的时间更多。在一个实施例中，决策单元304读取查找表(未示出)，并基于PWN信号316的频率确定使用哪个阈值。在一个实施例中，查找表的项是可设定的。在一个实施例中，频率检测器也包括在逻辑架构300/103中，并且其输出由决策单元304用于确定决策单元304进行比较所使用的适当阈值。在一个实施例中，如果计数值311大于阈值，那么决策单元304确定PWM信号316是逻辑‘ I’信号312，否则是逻辑‘0’信号312。本发明的实施例旨在涵盖落入所附权利要求的宽范围内的所有这样的替换、修改和变化。
权利要求1.一种用于恢复数据的接收机，所述接收机包括: 边缘检测器，其检测从发射机接收到的输入信号的第一下降边缘和第一上升边缘；计数器，其响应于检测到所述第一下降边缘而在第一方向上进行计数，并且响应于检测到所述输入信号的所述第一上升边缘而在第二方向上进行计数，所述计数器基于所述第一方向和所述第二方向上的计数而生成最终计数值；以及 决策单元，其确定所述输入信号中的数据是具有逻辑高值还是具有逻辑低值，所述确定是根据所述最终计数值进行的。
2.如权利要求1所述的接收机，还包括: 耦合到所述计数器的过采样器，其为所述计数器生成过采样时钟信号。
3.如权利要求2所述的接收机，其中，所述过采样器用于通过在输入时钟信号的上升边缘和下降边缘处生成脉冲信号，来生成所述过采样时钟信号。
4.如权利要求3所述的接收机，还包括:触发器或锁存器，所述触发器或锁存器通过所述输入时钟信号的上升边缘或下降边缘中的一个来锁存所述决策单元的输出。
5.如权利要求1所述的接收机，其中，所述发射机是MIPI m-phy(sm)发射机。
6.如权利要求1所述的接收机，其中，所述第一方向与所述第二方向不同。
7.如权利要求1所述的接收机，其中，所述第一方向与所述第二方向相同。
8.一种用于恢复数据的系统，所述系统包括: 耦合到发射机的接收机，所述接收机是根据权利要求1到7中的任何一个的接收机；以及 显示单元，其进行显示。
9.如权利要求8所述的系统，其中，所述显示单元是触摸屏。
专利摘要本文描述了一种用于恢复数据的接收机和系统。所述接收机包括边缘检测器，其检测从发射机接收到的输入信号的第一下降边缘和第一上升边缘；计数器，其响应于检测到所述第一下降边缘而在第一方向上进行计数，并且响应于检测到所述输入信号的所述第一上升边缘而在第二方向上进行计数，所述计数器基于所述第一方向和所述第二方向上的计数而生成最终计数值；以及决策单元，其确定所述输入信号中的数据是具有逻辑高值还是具有逻辑低值，所述确定是根据所述最终计数值进行的，其中，所述接收机和所述发射机是移动行业处理器接口M-PHY(SM)接收机和发射机。
文档编号G06F13/38GK203133826SQ20122049902
公开日2013年8月14日 申请日期2012年9月27日 优先权日2011年9月28日
发明者W-L·扬 申请人:英特尔公司