专利名称：高速时钟和数据恢复系统的制作方法
技术领域：
本发明涉及通信设备，尤其涉及一种为高速通信链路恢复计时信息和数据的系统和方法。
背景技术：
在过去的十年里，处理器速度和存储器容量都有显著的增长。结果，对网络中设备之间高速传输大量数据的需求也增长了。能够有效地接收和发送高速数据的收发器是这些高速网络的关键组成部分。
为了可靠地处理被接收的数据信号，接收器必须使其运作特征与被接收的数据信号的特征相匹配。例如，为了最小化数据恢复的错误，接收器不时产生时钟信号以取样被接收的数据信号，这样可使数据得到最佳恢复。为了实现这种最佳的数据恢复，接收器必须将取样时钟锁定在数据发送器的时钟上。接收器内的时钟和数据恢复(CDR)电路是一个典型的用来从被接收的数据信号中恢复发送时钟的电路。
许多常规的模拟CDR电路使用模拟锁相环(PLL)进行频率和相位的捕获(acquisition)。模拟PLL电路通常包括串联在一起的相位检测器、回路滤波器、以及压控振荡器(VCO)。VCO的输出(也就是被恢复的时钟)反馈到相位检测器的输入端，作为相位检测器的输入。相位检测器将输入数据信号的相位与被恢复的时钟的相位进行比较，并产生指示相位差异的输出信号。
这些模拟PLL电路有几种局限。由于电路通常使用高阶回路，并有取决于信号跳变密度(transition density)的回路增益，模拟PLL电路容易受此影响而变得不稳定。而且，由于这些电路具有不受限制的频率捕获特征，该电路可能会错误地锁定数据信号的假状态和谐波(spurious tones and harmonics)。为了解决这些问题，模拟PLL电路经常使用复杂的电路来协助进行频率捕获。
其它常规的CDR电路使用模拟延时锁定回路(DLL)进行频率和相位的捕获。模拟DLL电路通常包括串联在一起的相位检测器(例如哈吉检测器)、回路滤波器、以及包括延时部件的模拟控制可变延时模块。该模拟控制的可变延时模块从本地频率源和回路滤波器处接收输入。然后延时模块产生输出信号(也就是被恢复的时钟)，该输出信号反馈到相位检测器的输入端，作为相位检测器的输入信号。由于延时模块的性能随着生产过程、温度以及电源电压的变化而变化，这种类型的DLL很难为大批量生产而设计，因此应用范围有限。
另外，允许在不同的回路带宽上进行相位捕获和跟踪的模拟实施方式比起上述的常规的模拟CDR，其复杂性更高，并且仍然容易受到由生产过程、温度和电压变化的影响而引起性能的降低。
许多常规的数字CDR电路采用数字DLL，该数字DLL包括串联在一起的二进制相位检测器(也称为“bang-bang”型相位检测器)、相位累加器，以及相位调节部件。这些数字CDR电路通常用在数据有效载荷的同步或训练序列的前向传输很长且包括许多个周期的应用中。由于二进制相位检测器有较高的检测增益，必须采用足够小的回路带宽来防止所恢复的时钟里较大的相位阶跃。在相位跟踪内，需要这种小回路带宽来拒绝或滤波高频的、周期至周期型的抖动。但是，小回路带宽也意味着相位捕获过程中响应时间较慢。在数据之前的同步序列因受限而较短的情况下，捕获过程中较慢的响应时间限制了这些DLL电路在这种情况下的应用。
上述常规DLL的相位调节部件一般使用分接式延迟线方式实施。电路总的延迟由多路复用器设定，该多路复用器选择延时输出中一个输出的作为被恢复的时钟。在这些实施方式中，由于不能反馈延时信号的相位，这种类型的DLL被限制在有限的频率和相位捕获范围内。每个部件中的延时随温度、生产过程变化、以及电源电压而变化，这个事实更加加剧了这种限制。因此，获得足够的相位和频率捕获的能力更加困难。而且，对于较长的分接式延迟线，由于信号通过多个延迟部件，抖动被累加。因此如果使用最后的几个分接式延迟线，会导致较高的自引入抖动。
使用如上所述的那些常规数字或模拟CDR电路的另一个潜在限制是，可能发生被恢复时钟的相位在任何方向上都没有移动的状态(被称为“死状态”或者“亚稳定状态”)。当同步序列有抖动、任务时钟(duty clock)失真、时钟没有正确排列时，可发生死状态。在同步周期的数量较少、要求较快捕获或锁定响应的系统中，是不希望有这种影响的。
因此，需要一种能够检测并快速减轻亚稳定状态的时钟和数据恢复系统。
还需要一种能提供系统增益的时间变化调节的时钟和数据恢复系统。
发明内容
根据本发明的一些方面，提供了一种可检测并快速减轻亚稳定状态的时钟和数据恢复系统。该时钟和数据恢复系统包括串联在一起的取样模块、相位检测器、增益调节模块、相位累加器以及相位插值器。相位插值器的输出反馈到取样模块的输入端。该相位检测器包括解决亚稳定的逻辑电路，该电路可被配置来确定何时出现亚稳定状态，并产生输出信号来快速减轻这种状况。
根据本发明的其它方面，提供了一种具有时间变化增益调节的数据恢复系统。在这方面，时钟和数据恢复系统包括串联在系统输入和输出之间的取样模块、相位检测器、增益调节模块、相位累加器、以及相位插值器，以及连接在系统输入和增益调节模块之间的分组起点检测器和增益控制逻辑模块。分组起点检测器对与输入数据流有关的前同步码的起点进行检测。在本发明的一个特征中，系统增益值取决于流逝的时间周期的数量。
根据本发明的又一方面，提供了一种具有改进的线性性能的相位插值器，所述相位插值器包括多个第一分支电路，每个第一分支电路均包括差分晶体管对、开关和电流源，它们连接在第一输出和第一电源电压之间；多个第二分支电路，每个第二分支电路均有差分晶体管对、开关和电流源，它们连接在第二输出和第一电源电压之间。该相位插值器还包括连接在第二电源电压与第一输出之间的第一电阻，以及连接在第二电源电压与第二输出之间的第二电阻。在另一个特征中，相位插值器包括连接到多个第一分支电路和多个第二分支电路的积分器部分。
根据本发明的一方面，提供一种时钟和数据恢复系统，包括分组起点检测器，用于检测输入数据流的前同步码的起点；与分组起点检测器相连的增益控制逻辑模块，所述增益控制逻辑模块用于确定增益值；相位插值器，用于产生被恢复的时钟(recovered clock)信号；与相位插值器相连的取样模块，该取样模块包括利用被恢复的时钟信号对数据流进行取样的逻辑电路；与取样模块相连的相位检测器，所述相位检测器产生相位调节信号；与相位检测器、增益控制逻辑模块和相位累加器相连的增益调节模块，所述增益调节模块将从增益控制逻辑模块接收到的增益值应用于相位调节信号；以及与增益调节模块和相位插值器相连的相位累加器。
优先地，所述增益值是根据流逝的时钟周期的数量而确定的。
优选地，所述增益控制逻辑模块包括数据结构，所述数据结构中包括增益值。
优选地，所述相位检测器包括相位检测逻辑电路；以及解决亚稳定的逻辑电路，用来减轻亚稳定状态。
优选地，所述相位检测器还包括包括相位调节信号值的数据结构，所述相位调节信号值取决于所接收的取样信号值。
优选地，相位调节信号值用于减轻亚稳定状态。
优选地，相位检测器与增益控制逻辑模块相连。
优选地，相位检测器还用于产生增益控制信号，并将所述增益控制信号传送给增益控制逻辑模块。
优选地，相位检测器被配置成当检测到亚稳定状态时，产生增益控制信号。
优选地，所述相位插值器包括多个第一分支电路，其中每个第一分支电路包括
在其栅极接收第一信号的第一晶体管，其中第一晶体管的漏极与第一输入相连；在其栅极接收第二信号的第二晶体管，其中第二晶体管的漏极与第二输入相连；与第一晶体管的源极和第二晶体管的源极相连的第一开关，以及与第一开关和第一电源电压相连的第一电流源；多个第二分支电路，其中每个第二分支电路包括在其栅极接收第三信号的第三晶体管，其中第三晶体管的漏极与第一输入相连；在其栅极接收第四信号的第四晶体管，其中第四晶体管的漏极与第二输入相连；与第三晶体管的源极和第四晶体管的源极相连的第二开关，以及与第二开关和第一电源电压相连的第二电流源；连接在第二电源电压与第一输出之间的第一电阻；以及连接在第二电源电压与第二输出之间的第二电阻。
优选地，所述第一电阻是晶体管。
优选地，所述第二电阻是晶体管。
优选地，所述第二信号是第一信号的补充(complement)。
优选地，所述第三信号与第一信号的相位有偏移(the third signal is offset inphase from the first signal)。
优选地，所述第四信号是第三信号的补充(complement)。
优选地，所述相位插值器包括电压积分器；多个第一分支电路，其中每个第一分支电路包括在其栅极接收第一信号的第一晶体管，其中第一晶体管的漏极与第一输入相连；在其栅极接收第二信号的第二晶体管，其中第二晶体管的漏极与第二输入相连；
与第一晶体管的源极和第二晶体管的源极相连的第一开关，以及与第一开关和第一电源电压相连的第一电流源；多个第二分支电路，其中每个第二分支电路包括在其栅极接收第三信号的第三晶体管，其中第三晶体管的漏极与第一输入相连；在其栅极接收第四信号的第四晶体管，其中第四晶体管的漏极与第二输入相连；与第三晶体管的源极和第四晶体管的源极相连的第二开关，以及与第二开关和第一电源电压相连的第二电流源。
优选地，所述电压积分包括第五晶体管，其中第五晶体管的源极与第二电源电压相连，第五晶体管的漏极与第一输出相连；连接在第二电源电压与第一输出之间的第一电阻；连接在第二电源电压与第一输出之间的第一电容器；连接在第二电源电压与第二输出之间的第二电容器；连接在第二电源电压与第二输出之间的第二电阻；以及第六晶体管，其中第六晶体管的源极与第二电源电压相连，第六晶体管的漏极与第二输出相连，其中第五晶体管的栅极和第六晶体管的栅极均与偏压相连。
优选地，所述第一电阻是晶体管。
优选地，所述第二电阻是晶体管。
优选地，所述第二信号是第一信号的补充(complement)。
优选地，所述第三信号与第一信号的相位有偏移(the third signal is offset inphase from the first signal)。
优选地，所述第四信号是第三信号的补充(complement)。
根据本发明的另一方面，提供了一种在时钟和数据恢复系统中进行时变增益调节的方法，包括如下步骤(a)检测与输入数据流相关的前同步码的起点；
(b)将系统增益值设定为初始值；(c)在至少一个周期中，将系统增益值应用于相位调节信号；(d)确定系统增益值是否等于系统最终的增益值；(e)如果确定系统增益等于最终的增益，在剩下的周期中，将最终增益值应用于相位调节信号；以及(f)如果确定系统增益不等于最终增益，减小系统增益值。优选地，所述方法还包括重复步骤(c)，(d)和(e)，直至系统增益等于最终增益。优选地，最初增益是时钟和数据恢复系统可接受的最大增益。优选地，在步骤(f)中减少的增益值取决于流逝的时钟周期的数量。优选地，步骤(f)包括访问数据结构，该数据结构取决于流逝的时钟周期；以及重获系统的增益值。
优选地，所述方法还包括，在步骤(c)之前确定是否出现亚稳定状态；如果出现亚稳定状态，配置相位调节信号，以促使时钟和数据恢复系统从亚稳定状态转移；以及如果没出现亚稳定状态，配置相位调节信号，以表示所取样信号的相位差异。
优选地，确定是否发生出现亚稳定状态的步骤包括访问与取样信号的值相关的数据。
优选地，所述方法还包括如果出现亚稳定状态将系统的增益值设定为恢复值。
优选地，恢复值是时钟和数据恢复系统可以接受的最大增益。
根据本发明的又一方面，提供了一种相位插值器，包括多个第一分支电路，其中每个第一分支电路包括
在其栅极接收第一信号的第一晶体管，其中第一晶体管的漏极与第一输出相连；在其栅极接收第二信号的第二晶体管，其中第二晶体管的漏极与第二输出相连；与第一晶体管的源极和第二晶体管的源极相连的第一开关，以及与第一开关和第一电源电压相连的第一电流源；多个第二分支电路，其中每个第二分支电路包括在其栅极接收第三信号的第三晶体管，其中第三晶体管的漏极与第一输出相连；在其栅极接收第四信号的第四晶体管，其中第四晶体管的漏极与第二输出相连；与第三晶体管的源极和第四晶体管的源极相连的第二开关，与第二开关和第一电源电压相连的第二电流源；连接在第二电源电压与第一输出之间的第一电阻；以及连接在第二电源电压与第二输出之间的第二电阻。
优选地，所述第一电阻是晶体管。
优选地，所述第二电阻是晶体管。
优选地，所述第一晶体管、第二晶体管、第三晶体管和第四晶体管是NMOS晶体管。
优选地，所述第二信号是第一信号的补充(complement)。
优选地，所述第三信号与第一信号的相位有偏移(the third signal is offset inphase from the first signal)。
优选地，所述第四信号是第三信号的补充(complement)。
根据本发明的再一方面，提供了一种相位插值器，包括电压积分器；多个第一分支电路，其中每个第一分支电路包括在其栅极接收第一信号的第一晶体管，其中第一晶体管的漏极与第一输出相连；
在其栅极接收第二信号的第二晶体管，其中第二晶体管的漏极与第二输出相连；与第一晶体管的源极和第二晶体管的源极相连的第一开关，以及与第一开关和第一电源电压相连的第一电流源；多个第二分支电路，其中每个第二分支电路包括在其栅极接收第三信号的第三晶体管，其中第三晶体管的漏极与第一输出相连；在其栅极接收第四信号的第四晶体管，其中第四晶体管的漏极与第二输出相连；与第三晶体管的源极和第四晶体管的源极相连的第二开关，以及与第二开关和第一电源电压相连的第二电流源。
优选地，所述电压积分器包括第五晶体管，其中第五晶体管的源极与第二电源电压相连，第五晶体管的漏极与第一输出相连；连接在第二电源电压与第一输出之间的第一电阻；连接在第二电源电压与第一输出之间的第一电容器；连接在第二电源电压与第二输出之间的第二电容器；连接在第二电源电压与第二输出之间的第二电阻；以及第六晶体管，其中第六晶体管的源极与第二电源电压相连，第六晶体管的漏极与第二输出相连，其中第五晶体管的栅极和第六晶体管的栅极均与偏压相连。
优选地，所述第一晶体管、第二晶体管、第三晶体管和第四晶体管是NMOS晶体管。
优选地，所述第一电阻是晶体管。
优选地，所述第二电阻是晶体管。
优选地，所述电流源是加权的。
优选地，所述第二信号是第一信号的补充(complement)。
优选地，所述第三信号与第一信号的相位有偏移(the third signal is offset inphase from the first signal)。
优选地，所述第四信号是第三信号的补充(complement)。
根据本发明的另一方面，提供了一种解决亚稳定的方法，包括确定是否出现亚稳定状态；如果出现亚稳定状态，产生相位调节信号，以促使时钟和数据恢复系统从亚稳定状态转移；以及如果没出现亚稳定状态，产生相位调节信号，以表示所取样信号的相位差异。
优选地，确定是否出现亚稳定状态的步骤包括访问与取样信号的值相关的数据。
优选地，所述方法还包括如果出现亚稳定状态将系统的增益值设定为恢复值；以及在一个或多个周期中将系统增益应用于相位调节信号。
优选地，该方法还包括如下步骤确定系统增益值是否等于系统最终的增益值；如果确定系统增益等于最终的增益，在剩下的周期中，将最终增益值应用于相位调节信号；以及如果确定系统增益不等于最终增益，减小系统增益值。
根据本发明的一方面，提供一种系统，包括相位插值器，其中相位差值器包括多个第一分支电路，其中每个第一分支电路包括在其栅极接收第一信号的第一晶体管，其中第一晶体管的漏极与第一输出相连；在其栅极接收第二信号的第二晶体管，其中第二晶体管的漏极与第二输出相连；与第一晶体管的源极和第二晶体管的源极相连的第一开关，以及与第一开关和第一电源电压相连的第一电流源；多个第二分支电路，其中每个第二分支电路包括在其栅极接收第三信号的第三晶体管，其中第三晶体管的漏极与第一输出相连；在其栅极接收第四信号的第四晶体管，其中第四晶体管的漏极与第二输出相连；与第三晶体管的源极和第四晶体管的源极相连的第二开关；与第二开关和第一电源电压相连的第二电流源；连接在第二电源电压与第一输出之间的第一电阻；以及连接在第二电源电压与第二输出之间的第二电阻。
优选地，所述系统还包括与相位插值器相连的积分器。
优选地，所述积分器包括第一差分对电路，包括第一差分对晶体管和第二差分对晶体管，其中第一差分对晶体管的漏极与第一输出相连，第二差分对晶体管的漏极与第二输出相连；第一电容和电阻反馈部分，其中该第一电容和电阻反馈部分包括与第一输入和第一差分晶体管的栅极相连的第一电阻器，其中所述第一输入接收第一电压，与第一差分晶体管的栅极和漏极相连的第二电阻器，以及与第一差分晶体管的栅极和漏极相连的第一电容器；第二电容和电阻反馈部分，其中该第二电容和电阻反馈部分包括与第二输入和第二差分晶体管的栅极相连的第三电阻器，其中所述第二输入接收第二电压，与第二差分晶体管的栅极和漏极相连的第四电阻器，以及与第二差分晶体管的栅极和漏极相连的第二电容器；与第一电源电压和第一差分晶体管的漏极相连的第五电阻；以及与第一电源电压和第二差分晶体管的漏极相连的第六电阻；与第一差分晶体管的源极、第二差分晶体管的源极、以及第二电源电压相连的电流源。
优选地，所述系统是时钟和数据恢复系统，优选地，所述系统是频率合成电路。
优选地，所述系统是IQ调制器。
通过以下对本发明的详细描述，本发明的这些和其它目的、优点和特征将会变得更加明显。
附图合并在此并构成说明书的一部分，阐释了本发明，并与说明书一起进一步解释了本发明的原理，使熟悉相关技术的人员能够实施并使用本发明。
图1是根据本发明的实施例、使用数字延时锁定回路(DLL)的高速时钟和数据恢复(CDR)系统的方框图。
图2A和2B是输入波形典型取样点的示意图。
图3是增益值的典型图表，该增益值是由增益控制逻辑模块产生的时钟周期的函数。
图4是由增益调节模块产生的6位输出信号值的典型图表。
图5是根据本发明的实施例、典型的相位累加器的示意图。
图6示出了相位插值器的输入信号和输出信号的示意图，该相位插值器使用两个相互正交的输入时钟相位。
图7描述了根据本发明实施例的相位插值器。
图8A是根据本发明的实施例、典型的取样模块的方框图。
图8B是根据本发明的实施例、取样间隔的方框图。
图9A，9B和9C示出了三种典型的亚稳定状态的示意图。
图10A是根据本发明的实施例、具有亚稳定状态解决方案的相位检测器的示意图。
图10B是根据本发明的实施例、典型的数据结构示意图。
图11是在CDR系统中，时变增益调节方法的流程图。
图12是根据本发明的实施例、在CDR系统中解决亚稳定的方法的流程图。
图13A是根据本发明的实施例、具有增强的亚稳定状态解决方案的高速CDR系统的方框图。
图13B是根据本发明的实施例、典型的数据结构的示意图。
图14是根据本发明的实施例、CDR系统中增强的亚稳定解决方案的方法流程图。
图15是根据本发明的实施例、改进了线性性能的相位插值器的示意图。
图16是由不带积分的相位插值器和带积分的相位插值器产生的典型波形的示意图。
图17是根据本发明的实施例、带有积分器的相位插值器的示意图。
图18是根据本发明的第二实施例、典型的带有积分器的相位插值器的示意图。
以下将参照附图对本发明进行描述。附图中，相同的附图标记表示相同的或功能类似的部件。另外，附图标记最左边的数字表示第一次出现该附图标记的附图的编号。
具体实施例方式
I.高速、快速捕获和低抖动跟踪的CDR系统A.系统结构图1是根据本发明的实施例、使用一阶数字延时锁定回路(DLL)的高速时钟和数据恢复(CDR)系统100的方框图。CDR系统100提供了时变增益调节，允许在捕获阶段有高的回路增益，以快速锁定相位；允许在跟踪模式中有小的回路增益，以较好地防止抖动。CDR系统100包括串联在CDR系统输入104和输出190之间的取样模块110、相位检测器120、增益调节模块130、相位累加器140以及相位插值器150。CDR系统100还可包括连接在CDR系统输入104和增益调节模块130之间的可选的分组起点检测器170和可选的增益控制逻辑模块180。
在系统100中，取样模块110接收输入数据信号102和由相位插值器150产生的被恢复的时钟信号198。取样模块110的配置使其能够使用被恢复的时钟信号198在一个或多个点及时对输入数据流102进行取样。取样模块110的配置还可使其产生一个或多个输出信号119A-119N，每个取样点一个输出信号，并将被取样的数据信号传送给相位检测器120。
相位检测器120从取样模块110接收被取样的数据信号(例如，119A至N)。相位检测器120被配置成可检测接收到的取样信号119A-N与被恢复的时钟信号198之间的相位差异。相位检测器120还被配置成可产生输出信号129。输出信号129控制DLL的取样速度(例如促使系统加快取样或减慢取样)。在一个实施例中，输出信号129能够传送符号和幅值信息。例如，输出信号129可以是2位二进制数字，有一位符号分量和一位幅值分量。选择性地，输出信号129可以是单个的表示符号和幅值两者的位流。
图2A和2B是相位检测器120可遇到的典型的取样方案示意图。图2A是取样模块110的取样点(TA，TB和TC)领先于输入波形的方案的示意图。在这种方案中，每个取样时间前于(也就是领先于)最佳的取样时间。信号的最佳取样点通常位于每个数据位的中央。在实施例中，被恢复的时钟298A的上升沿用来取样输入数据202A，以产生被恢复的数据流。如图2A所示，取样信号298A的相位领先于输入数据信号202A的相位。响应接收取样点指示的这个领先方案，相位检测器120产生一个控制信号，使取样信号298A相对于输入数据信号202A有一个延迟。在这个例子中，相位检测器120产生有符号和幅值的输出信号129，促使回路减慢取样(例如，输出＝00)。
图2B示出了取样模块110的取样点落后于输入数据信号202B的情形。在这个例子中，相位检测器120产生有符号和幅值的输出信号129，促使回路加速取样(例如，输出＝11)。
回到图1，CDR系统100还包括可选的分组起点检测器170和可选的增益控制逻辑模块180，它们连接在输入104和增益调节模块130之间，允许时变增益调节。当出现时(when present)，分组起点检测器170接收输入数据信号102。分组起点检测器170被配置成可检测何时已开始接收输入数据信号102的前同步码，并将检测结果传送给增益控制逻辑模块180。因此，在一开始接收前同步码，即可得到分组起点检测器170的输出。
虽然图1将分组起点检测器170和增益控制逻辑模块180作为两个单独的部件件示出，本领域的普通技术人员将会意识到，分组起点检测器170和增益控制逻辑模块180可以其它的配置方式实施，如在同一个逻辑模块中实施。
增益控制逻辑模块180包括逻辑和/或电路，以确定增益调节模块130使用的合适增益值。该确定取决于流逝的时钟周期的数量和/或从系统100的其他部件中接收的信息。增益控制逻辑模块180将被确定的增益值传送给增益调节模块130。
在实施例中，增益控制逻辑模块180包括用于存储预计算增益值的数据结构。图3示出了包括预计算的增益值的典型数据结构382，该预计算的增益值取决于流逝的时钟周期。如表382中可以看到的，在每个时钟周期后，增益值被减半，直至达到增益值为1。在剩下的时钟周期中，增益值保持为1。如本领域的普通技术人员将会理解的，计算增益值的其它方法也可以用来实现(populate)数据结构382。
增益调节模块130被配置成可根据增益值和从相位检测器120接收的信号来调节系统100的总增益。在一实施例中，增益值可从增益控制逻辑模块180中接收。在另一实施例中，增益值在本地存储或计算。增益调节模块130产生具有一位或多位的(例如b位)输出信号139，并将该信号传送给相位累加器140。图4示出了取决于各种增益值的6位输出信号139的值的典型图表432。在表432中，s表示该位使用了信号129的符号分量值，z表示该位使用了信号129的幅值分量值。
相位累加器140与增益调节模块130和相位插值器150相连。相位累加器140用作数字积分器。累加器最重要的p输出位在信号149中被传送给相位插值器，以调节被恢复的时钟的相位。图5是典型的相位累加器540的示意图。相位累加器540包括与累加器544相连的加法器电路541。加法器电路541接收增益调节模块130的输出信号139，并接收累加器544的输出信号549。本领域的技术人员将会理解，本发明的相位累加器140还可使用其它方式实施。
相位插值器150与相位累加器140、取样模块110、以及系统输出190相连。相位插值器150被配置成可接收时钟信号192和接收相位累加器140的输出信号149。使用这些输入，相位插值器150产生信号198(也就是取样时钟信号或被恢复的时钟信号)并将该信号传送给取样模块110。
通常，相位插值器接收在相位上间隔相等的时钟信号，并产生输出时钟，输出时钟的相位是输入时钟相位的线性插值。插值相位是数字输入字和时钟信号192的输入相位的函数，其中数字输入字是，例如，来自相位累加器140的信号149，它可以是电压或电流。图6是相位插值器的输入信号652、654和输出信号656的示意图，该相位插值器使用两个相位正交的输入时钟相位。该相位插值器产生输出时钟信号656，在该时钟信号656中，相位有由数字输入字确定的一定数量的离散相位阶跃(phase steps)。
在本发明的一个实施例中，相位插值器150是常规的相位插值器。图7示出了典型的常规相位插值器750。相位插值器750包括两个差分电路752和754，每个差分电路均接收相位正交的两个时钟信号。电流源775a和755b与差分电路752相连。电流源759a和759b与差分电路754相连。该电流源用来为每个电路设定理想的电流比。例如，差分电路对I 752接收总电流的一部分，差分电路对Q 754接收总电流的剩余部分。可通过设定开关754a、754b、758a和758b的位置(例如通过控制信号)来控制电流比。电流比用来设定与输入时钟信号有关的输出时钟相位。
例如，如果差分电路对I 752接收全部电流量(例如，开关754a和开关754b闭合)，差分电路对Q 754没有电流(例如，开关758a和758b断开)，那么输出相位将会与输入时钟相位I对齐(align with同相)。如果两个差分电路对接收的电流量相同(也就是总量的一半)，那么输出时钟相位将会在两个时钟相位的中间。
1.取样模块图8A是根据本发明实施例的典型的取样模块810的方框图。取样模块810包括三个D型触发器(DFF)812、814和816。DFF812和DFF816分别在时钟输入端812a和816a接收由相位插值器150产生的被恢复的时钟信号198。DFF814在其时钟输入端814a接收反向的被恢复的时钟信号。DFF812和DFF814也在其第二输入端812b和814b接收输入数据信号102。DFF816在其第二输入端816b接收DFF812的输出。
如图8B所示，DFF在三个点TA、TB和TC处取样输入数据信号102。DFF812的输出信号819A应用于相位检测器120的第一输入和DFF816的第二输入，DFF814的输出信号819B应用于相位检测器120的第二输入，DFF816的输出信号819C应用于相位检测器120的第三输入。虽然图8A所示的取样模块110包括三个D型触发器，本领域的技术人员将会意识到，在本发明中可以采用其它方式实施取样模块110。
2.带有亚稳定状态解决方法的相位检测器在本发明的实施例中，相位检测器120是常规的相位检测器，包括相位检测逻辑和/或电路。但是，如上所述，常规的相位检测器检测和减轻死状态或亚稳定状态的能力有限。图9A-9C示出了三种典型的亚稳定状态的情况。图9A示出了取样点与输入波形902相对对齐(oppositely aligned with)的亚稳定状态。在图9B和9C中，输入波形902的占空因数不是百分之五十。在这些情况下，亚稳定状态发生的可能性很高。在亚稳定状态下，输出信号不会促使DLL加速或减慢取样。相位检测器的不作为导致回路停留在亚稳定状态。结果，DLL不能调节被恢复的时钟以实现输入数据信号的最佳取样。
在一般应用中，接收器CDR时钟源的频率与输入数据信号的频率之间存在频率漂移。因此，在数据之前有长同步脉冲的应用中，亚稳定状态不是问题，因为DLL有足够的时间使频率漂移从亚稳定状态转移。但是，在前同步码(或同步脉冲)较短的应用中，DLL不能依靠频率漂移来解决亚稳定状态。在这些应用中，要求更快速的解决亚稳定状态的方法。
在本发明的实施例中，相位检测器120包括解决亚稳定的逻辑电路。图10A示出了带有亚稳定解决方案的相位检测器1020。相位检测器1020包括相位检测逻辑电路1022和解决亚稳定的逻辑电路1024。解决亚稳定的逻辑电路被配置成可确定何时出现亚稳定状态，并产生输入信号1029来减轻这种状态。当没有检测到亚稳定状态时，输出信号1029根据所检测到的相位差异来调节DLL的取样。当检测到亚稳定状态时，输出信号1029在特定的方向强迫DLL，促使DLL在尽可能短的时间内从亚稳定状态转移。
在本发明的实施例中，相位检测器1020包括可选择的数据结构1026。解决亚稳定的逻辑电路1024被配置成可存取数据结构以确定是否出现亚稳定状态，并根据所接收的输入信号确定合适的输出信号。在实施例中，根据相位检测器所接收的输入信号值识别亚稳定状态。当然，其它的方法也可以用来识别亚稳定状态。
图10B示出了根据本发明实施例的典型的数据结构1026B。在图10B所示的典型的数据结构1026B中，可选择的数据结构1026包括数据组(entries)1021a-1021h，这些数据组代表输入信号1019A至1019N的组合。每个数据组1021a-1021h包括带有符号分量字段1023和幅值分量字段1025的输出信号字段。虽然图10B所示出的符号和幅值分量都只有预定的一位值，但是本领域的普通技术人员将会意识到，在本发明中可使用其它格式和数值的符号和幅值分量。
例如，在图10B中，数据组1021c和1021f分别表示图9B和9C中所示的亚稳定状态(被取样的输入信号值等于010和101)。在这两种情况下，不带有亚稳定状态检测和解决方案逻辑电路的二进制相位检测器都将产生符号分量等于0、幅值分量等于0的输出信号。结果，DLL对调节被恢复的时钟信号不起作用。但是，如图10B所示，带有解决亚稳定的逻辑电路的相位检测器在每种情况下，产生符号分量的值等于1，幅值分量的值也等于1。因此，相位检测器强迫DLL从亚稳定状态转移。
B.方法1.时变增益调节的方法图11是CDR系统中时变增益调节方法1100的流程图。参照图1中所示的典型CDR系统100来描述方法1100。但是，方法1100不限于此实施例。要注意的是，方法1100中的一些步骤不是必须按图中所示的顺序执行。
当检测到前同步码的起点时，方法1100开始步骤1110。在实施例中，前同步码的起点被分组起点检测器170检测到。
在步骤1120中，回路的增益值设定为初始值。在实施例中，初始值是CDR系统可接受的最大增益值。如本领域的技术人员将会理解的，也可使用其它的初始值。
在步骤1130中，将在步骤1120或步骤1160中确定的系统增益值在一个或多个周期中应用于相位检测器产生的相位调节信号。
在步骤1140中，确定系统增益值是否等于系统的最终增益值。最终增益值是将应用于剩余的周期中的最小(或最终)增益。如果系统增益等于最终增益，操作继续至步骤1150。如果系统增益不等于最终增益，操作继续至步骤1160。
在步骤1150中，在剩余的周期中，将最终增益值应用于相位检测器产生的相位调节信号中。
在步骤1160中，减小系统增益值。在实施例中，通过访问数据结构来确定减小的增益值，该数据结构存有预计算的增益值。例如，可访问在图3中所示的典型数据结构382。在另一个实施例中，可实时计算增益值。如本领域的技术人员将会理解的，使用可获得的信息确定增益值的其它方法也可用在本发明中。然后，操作回到步骤1130。
重复步骤1130、1140和1160直至系统增益值等于最终增益。
将上述时变增益调节结合于CDR系统100中能够在同步相位中进行快速捕获，以及实际数据接收阶段中取得低抖动性能。例如，在数据分组传输的起点，同步脉冲序列是可利用的。通过应用最大增益值，回路在尽可能快的时间内与输入数据分组跳变对齐(align to)。随着同步阶段中的时间流逝，增益逐渐降低。因此，至实际数据的有效载荷被接收时，回路增益减小至足够小的值，被恢复的时钟与输入数据信号对齐。这种对齐代表了具有最小误码的最佳取样点。
2.解决亚稳定状态的方法图12是根据本发明的实施例在CDR系统中解决亚稳定状态的方法1200的流程图。方法1200将参照图10A中所示的典型相位检测器1020和图1中所示的典型CDR系统100进行描述。但是，方法1200并不限于这些实施例。要注意的是，方法1200中的一些步骤不是必须按图中所示的顺序执行。
当相位检测器120从取样模块110接收被取样的数据信号时，方法1200开始步骤1210。
在步骤1220中，确定在CDR系统中是否出现亚稳定状态。在实施例中，通过访问与被接收的取样数据信号相关的数据来检测亚稳定状态。例如，数据可存储在数据结构中，如上面参照图10B所描述的。如果检测到亚稳定状态，操作继续至步骤1240。如果没有检测到亚稳定状态，操作继续至步骤1230。
在步骤1230中，相位检测器根据检测到的相位差异产生信号，并将该信号传送给增益调节模块130。然后操作继续至步骤1250。
在步骤1240中，确定输出信号值以强迫CDR在尽可能最短的时间内从亚稳定状态转移，并产生修改后的输出信号。在实施例中，通过访问与被接收的取样数据信号值相关的数据来确定输出值。例如，数据可存储在数据结构中，如参照图10B所描述的。
在步骤1250中，相位检测器将修改后的输出信号传送给增益调节模块130。
II.具有增强亚稳定解决方案的快速捕获和低抖动跟踪的CDR系统图13A示出了根据本发明实施例的具有增强的亚稳定解决方案的系统1300。系统1300包括与取样模块1310、增益调节模块1330、以及增益控制逻辑电路1380连接的相位检测器1320。取样模块1310、增益调节模块1330、以及增益控制逻辑电路1380如上面参照图1所描述。相位检测器1320包括相位检测逻辑电路1322、增强的亚稳定逻辑电路1324，以及可选的数据结构1326。解决亚稳定的逻辑电路1324被配置成可确定何时出现亚稳定状态并产生两个输出信号1327和1329。输出信号1329被传送给增益调节模块1330。输出信号1329根据检测到的相位差异来调节系统1300的取样相位输出。当压稳定状态发生时，输出信号1329强制在特定的方向取样(output signal 1329forces sampling in a specific direction)。
输出信号1327被传送给增益控制逻辑电路1380。当检测到亚稳定状态时，输出信号1327将系统1300的增益值重新设置为恢复值。在实施例中，该恢复值是CDR系统可接受的最大增益值。通过将该值设定为最大增益，在从亚稳定状态转移的过程中，系统1300可获得可能的最大相位阶跃(phase step)。在本发明的实施例中，仅在遇到亚稳定状态时，才发送输出信号1327。在选择性的实施例中，一直都发送输出信号1327。当没有遇到亚稳定状态时，输出信号1327中包括有指示增益控制逻辑模块1380无需动作的信息值。
在本发明的实施例中，相位检测器1320还包括可选择的数据结构1326。解决亚稳定的逻辑电路1324访问该数据结构，以确定是否出现亚稳定状态，并根据接收到的输入信号确定将要产生的合适的输出信号1327和1329。图13B示出了根据本发明实施例的典型的数据结构1326B。在图13B描述的典型的数据结构1326B中，可选择的数据结构1326B包括输入信号1319A至1319N所有可能的组合的数据组。每个数据组1321a-1321h包括可选择的信号字段，该信号字段带有输出信号1329使用的符号分量字段1323和幅值分量字段1325，以及输出信号1327使用的数字值。虽然图13B所示的符号和幅值分量以及输出信号1327的值都只有预定的一位值，但是本领域的普通人技术员将会意识到，在本发明中可使用其它格式和数值的符号和幅值分量。
例如，在图13B中，数据组1321c和1321f分别表示图9B和9C中所示的亚稳定状态(被取样的输入信号值等于010和101)。如图13B所示，具有增强的解决亚稳定的逻辑电路的相位检测器在每种情况下，产生的符号分量的值等于1，幅值分量的值等于1，输出信号1327的值等于1。因此，相位检测器1320命令增益控制逻辑模块1380将系统1300的增益重新设置为系统增益的最大值。
图14是根据本发明实施例的CDR系统中增强的亚稳定解决方案的方法1400流程图。方法1400将参照图13A中所示的典型CDR系统1300进行描述。但是，方法1400并不限于这些实施例。要注意的是，方法1400中的一些步骤不是必须按图中所示的顺序执行。
当相位检测器1320从取样模块110接收被取样的数据信号时，方法1400从步骤1410处开始。
在步骤1420中，确定CDR系统中是否出现亚稳定状态。在实施例中，通过访问与接收到的被取样数据信号值相关的数据来检测亚稳定状态。例如，该数据可存储在数据结构中，如以上参照图13B所描述的。如果检测到亚稳定状态，操作继续至步骤1440。如果没有检测到亚稳定状态，操作继续至步骤1430。
在步骤1430中，相位检测器根据检测到的相位差异产生信号，并将该信号传送给增益调节模块1330。
在步骤1440中，相位检测器确定输出信号值以强迫CDR在尽可能最短的时间内从亚稳定状态转移，并产生修改后的输出信号。在这个步骤中，相位检测器还要设定增益调节信号1327的值。增益调节信号1327重新设置系统的增益以获得希望的转变时间。例如，增益调节信号1327可指示系统增益应该被重新设置为可接受的最大值，以便在从亚稳定状态转移的过程中获得最大的相位阶跃。
在步骤1450中，相位检测器将修改后的输出信号传送给增益调节模块1330，将增益调节信号1327传送给增益控制逻辑电路1380。在一实施例中，仅当检测到亚稳定状态时才传送增益调节信号1327。在另一实施例中，一直发送增益调节信号1327。
II.增强线性的相位插值器如图7中所示的常规的相位插值器，有几种限制。例如至源电压的输入晶体管757a、757b、753a和753b的栅极(gate)受到流经晶体管的电流量的影响。反过来，电流量取决于开关754a、754b、758a和758b是关断还是闭合。由于电流源由将被插值的相位量和晶体管的性能所决定，因而最终的相位不是线性插值。
另外，常规的相位插值器典型地包括两个差分放大器，每个放大器包括一个差分晶体管对。由于相邻的差分晶体管对中电流每四分之一时钟周期开始向内或向外切换，相位插值器产生输出信号，该输出信号因从高至低或从低至高转换而具有相差巨大的斜率(slopes)。这将导致相位以不同的阶跃(unequalsteps)插值。
目前一种用来改善相位插值器的相位阶跃线性的技术是将相位偏移较小的时钟源的高阶数字(higher number)用作插值器的输入。这种技术是有问题的，因为相位偏移固定的时钟源的数字很难产生，且经常只取决于使用了多少级的压控振荡器。
另外一种技术是在源信号输入相位插值器之前，减小输入时钟源的斜率(slope)。这在相邻的时钟输入跳变之间产生了更多的时间迭代，并在输出中产生了更多的线性相位阶跃。这个技术的缺点是，斜率的减小使输入差分对开启时间对设备的随机偏移变得更加敏感。例如，由设备偏移引起差分对级的随机延迟与输入信号的电压斜率成反比。这种与其它差分对相关的延时改变引起插值相位错误，并使相位线性退化。
A.带有改进的线性结构的相位插值器图15示出根据本发明的实施例、改进了线性的相位插值器1500。相位插值器1500可用作CDR系统100中的相位插值器150。虽然相位插值器1500是在讨论CDR系统的内容中描述的，但是相位插值器1500也可用在较广范围的其它设备中，包括频率合成电路，如整数-N PLL和分数-N PLL电路，以及基于载波和无线通信的IQ调制器/解调器。
相位插值器1500有多个第一分支电路1510A至1510N，多个第二分支电路1520A至1520N，第一电阻1530，以及第二电阻1540。每个第一分支电路1510A-N包括差分晶体管对1512、开关1516以及电流源1518。差分晶体管对1512包括第一晶体管1512a和第二晶体管1512b。第一晶体管1512a的栅极(gate)与输入PHI 1572相连，以接收差分输入信号的一个分量。第一晶体管1512a的漏极(drain)与输出A 1590和电阻1530相连。第二晶体管1512b的栅极与输入PHIB 1576相连，以接收差分输入信号的第二个分量。第二晶体管1512b的漏极与输出B 1595和电阻1540相连。第一晶体管1512a的源极(source)和第二晶体管1512b的源极与开关1516相连。电流源1518连接在开关1516与接地1585之间。
每个第二分支电路1520A-N包括差分晶体管对1514，开关1526以及电流源1528。差分晶体管对1514包括第一晶体管1514a和第二晶体管1514b。第一晶体管1514a的栅极与输入PHQ 1574相连，以接收差分输入信号的一个分量。第一晶体管1514a的漏极与输出A 1590和电阻1530相连。第二晶体管1514b的栅极与输入PHQB 1578相连，以接收差分输入信号的第二个分量。第一晶体管1514b的漏极与输出B 1595和电阻1540相连。第一晶体管1514a的源极和第二晶体管1514b的源极与开关1516相连。电流源1528连接在开关1526与接地1585之间。
在实施例中，晶体管1512a、1512b、1514a和1514b都是NMOS晶体管。
电阻1530连接在电源电压1580(VDD)和每个第一分支电路1510A-N的第一晶体管1512a的漏极、每个第二分支电路1520A-N中第一晶体管1514a的漏极以及输出A 1590之间。电阻1540连接在每个第一分支电路1510A-N的第二晶体管1512b的漏极、每个第二分支电路1520A-N中第二晶体管1514b的漏极以及输出B 1595之间。
每个分支电路1510A-N和1520A-N都有同样的电流源1518、1528和开关1516、1526。当每个分支电路的开关开启(也就是闭合)，输入晶体管的电压特性几乎相同，因为相同的电流流过晶体管。由于每个都贡献了一单位的电流，每个开启的差分对为最终相位贡献了近似相等的阶跃改变。
B.带有积分器的相位插值器通过在相位插值器的输出端加上理想积分器，可减小由于波形变化而引起的不理想。图16示出了不带积分的相位插值器和带积分的相位插值器产生的典型波形。图16中的前2个波形，输入相位1波形1610和输入相位2波形1620通过5个阶跃插值器。波形1630示出了插值器的输出端的5个插值波形。波形1640表示波形1630的过零点(zero crossing)。如在波形1640中所看到的，前3个插值输出的过零点被高度压缩，在下一个过零点之前出现大的相位阶跃。波形1650示出了经过积分处理的插值器的输出。如波形1660中所示，过零点的间隔更均匀。事实上，对于第三个插值输出，相位是第一个和最后一个插值设定的一半。
图17示出了根据本发明的实施例的电压积分器1700。电压积分器1700也可用在较广范围的其它设备中。在实施例中，电压积分器与插值器的输出端相连。
电压积分器1700包括差分晶体管对1712、第一电容和电阻反馈部分1770，以及第二电容和电阻反馈部分1780。其中差分晶体管对1712包含有第一晶体管1712a和第二晶体管1712b。
第一电容和电阻反馈部分1770包括连接在第一晶体管1712a的漏极与栅极之间的电容器1776、连接在第一晶体管1712a的漏极与栅极之间的电阻1774，以及连接在输入-PHI 1762与第一晶体管1712a的栅极之间的电阻1772。
第二电容和电阻反馈部分1780包括连接在第二晶体管1712b的漏极与栅极之间的电容器1786、连接在第二晶体管1712b的漏极与栅极之间的电阻1784，以及连接在输入-PHIB 1764与第二晶体管1712b的栅极之间的电阻1782。
电压积分器1700包括连接在电源电压1760和第一晶体管1712a的漏极之间的电阻1730，以及连接在电源电压1760与第二晶体管1712b的漏极之间的电阻1740。输出A连接到第一晶体管1712a的漏极，输出B连接到第二晶体管1712b的漏极。电流源1750连接到第一晶体管1712a的源极、第二晶体管1712b的源极和接地1765。
电压积分器1700本质上是带有电容和电阻反馈的反相放大器。高频情况下，反馈在晶体管1712a和1712b的栅极处产生相当低的阻抗或弱虚拟接地(weak virtual ground)。第一电容和电阻反馈部分中的电阻1772和第二电容和电阻反馈部分中的电阻1782与该弱虚拟接地共同将输入电压PHI 1762和PHIB 1764转换成电流，并将该电流合并到电容器1776和1786中。
图18示出了根据本发明的第二个实施例、带有积分器的典型的相位插值器1800。相位插值器1800包括多个第一分支电路1500A-N以及多个第二分支电路1520A-N。第一和第二分支电路1510和1520已在以上参照附图15做了描述。
相位插值器1800还包括积分器部分1850。积分器1850包括电容器1852、电阻1856以及晶体管1862，它们并联在电源电压1880和每个分支电路1510A-N和1520A-N中的第一晶体管1512a、1514a的漏极之间。积分器部分1850还包括电容器1854、电阻1858以及晶体管1866，它们并联在电源电压1880和每个分支电路1510A-N和1520A-N中的第二晶体管1512b、1514b的漏极之间。
电容器1852和1854是积分电容。在实施例中，电阻1856和1858是高值电阻，用于设置共模电压。在实施例中，晶体管1862和1864用作电流源负载。
积分器部分1850还包括一个电极相连的晶体管1866和串联在晶体管1866的漏极和接地1885之间的电流源1868。晶体管1866的栅极连接到晶体管1862的栅极、晶体管1864的栅极以及电流源1868。晶体管1866的源极连接到电源电压1880，漏极连接到电流源1868。
由于在相位插值器1800中，来自差分对的电流被积分器部分1850直接积分，因此不需要连接到插值器的单独积分器。
在实施例中，用在相位插值器1800中的电流源1518和1528可作为输入时钟源的相位和插值器设置值的个数的函数被加权。然后将当前加权的插值器输出积分，以进一步改善相位阶跃输出的线性。
3.结论本领域的技术人员将会理解，可不脱离本发明的权利要求所定义的本发明的精神实质和范围，在此对形式和细节做出各种变化。因此，本发明的宽度和范围不受任何上述的典型实施例的限制，而仅根据本发明的权利要求和他们的等同条件来定义。
权利要求
1.一种时钟和数据恢复系统，包括分组起点检测器，用于检测输入数据流的前同步码的起点；与分组起点检测器相连的增益控制逻辑模块，所述增益控制逻辑模块用于确定增益值；相位插值器，用于产生被恢复的时钟信号；与相位插值器相连的取样模块，该取样模块包括利用被恢复的时钟信号对数据流进行取样的逻辑电路；与取样模块相连的相位检测器，所述相位检测器产生相位调节信号；与相位检测器、增益控制逻辑模块和相位累加器相连的增益调节模块，所述增益调节模块将从增益控制逻辑模块接收到的增益值应用于相位调节信号；以及与增益调节模块和相位插值器相连的相位累加器。
2.根据权利要求1所述的时钟和数据恢复系统，其特征在于所述增益值是根据流逝的时钟周期的数量而确定的。
3.根据权利要求1所述的时钟和数据恢复系统，其特征在于所述增益控制逻辑模块包括数据结构，所述数据结构中包括增益值。
4.一种在时钟和数据恢复系统中进行时变增益调节的方法，包括如下步骤(a)检测与输入数据流相关的前同步码的起点；(b)将系统增益值设定为初始值；(c)在至少一个周期中，将系统增益值应用于相位调节信号；(d)确定系统增益值是否等于系统最终的增益值；(e)如果确定系统增益等于最终的增益，在剩下的周期中，将最终增益值应用于相位调节信号；以及(f)如果确定系统增益不等于最终增益，减小系统增益值。
5.根据权利要求4所述的方法，其特征在于，还包括重复步骤(c)，(d)和(e)，直至系统增益等于最终增益。
6.一种相位插值器，包括多个第一分支电路，其中每个第一分支电路包括在其栅极接收第一信号的第一晶体管，其中第一晶体管的漏极与第一输出相连；在其栅极接收第二信号的第二晶体管，其中第二晶体管的漏极与第二输出相连；与第一晶体管的源极和第二晶体管的源极相连的第一开关，以及与第一开关和第一电源电压相连的第一电流源；多个第二分支电路，其中每个第二分支电路包括在其栅极接收第三信号的第三晶体管，其中第三晶体管的漏极与第一输出相连；在其栅极接收第四信号的第四晶体管，其中第四晶体管的漏极与第二输出相连；与第三晶体管的源极和第四晶体管的源极相连的第二开关，与第二开关和第一电源电压相连的第二电流源；连接在第二电源电压与第一输出之间的第一电阻；以及连接在第二电源电压与第二输出之间的第二电阻。
7.根据权利要求6所述的相位插值器，其特征在于所述第一电阻是晶体管。
8.一种相位插值器，包括电压积分器；多个第一分支电路，其中每个第一分支电路包括在其栅极接收第一信号的第一晶体管，其中第一晶体管的漏极与第一输出相连；在其栅极接收第二信号的第二晶体管，其中第二晶体管的漏极与第二输出相连；与第一晶体管的源极和第二晶体管的源极相连的第一开关，以及与第一开关和第一电源电压相连的第一电流源；多个第二分支电路，其中每个第二分支电路包括在其栅极接收第三信号的第三晶体管，其中第三晶体管的漏极与第一输出相连；在其栅极接收第四信号的第四晶体管，其中第四晶体管的漏极与第二输出相连；与第三晶体管的源极和第四晶体管的源极相连的第二开关，以及与第二开关和第一电源电压相连的第二电流源。
9.一种解决亚稳定的方法，包括确定是否出现亚稳定状态；如果出现亚稳定状态，产生相位调节信号，以促使时钟和数据恢复系统从亚稳定状态转移；以及如果没出现亚稳定状态，产生相位调节信号，以表示取样信号的相位差异。
10.一种系统，包括相位插值器，其中相位差值器包括多个第一分支电路，其中每个第一分支电路包括在其栅极接收第一信号的第一晶体管，其中第一晶体管的漏极与第一输出相连；在其栅极接收第二信号的第二晶体管，其中第二晶体管的漏极与第二输出相连；与第一晶体管的源极和第二晶体管的源极相连的第一开关，以及与第一开关和第一电源电压相连的第一电流源；多个第二分支电路，其中每个第二分支电路包括在其栅极接收第三信号的第三晶体管，其中第三晶体管的漏极与第一输出相连；在其栅极接收第四信号的第四晶体管，其中第四晶体管的漏极与第二输出相连；与第三晶体管的源极和第四晶体管的源极相连的第二开关；与第二开关和第一电源电压相连的第二电流源；连接在第二电源电压与第一输出之间的第一电阻；以及连接在第二电源电压与第二输出之间的第二电阻。
全文摘要
本发明涉及一种用来检测和解决亚稳定状态的时钟和数据恢复系统。该时钟和数据恢复系统包括带有逻辑电路的相位检测器，所述逻辑电路用于检测亚稳定状态并产生输出信号以减轻这种状态。该系统还可包括时变增益调节部分。该部分包括增益控制逻辑电路，该增益控制逻辑电路用于在接收输入数据流的过程中确定并调节系统增益。该系统还包括线性增强的相位插值器。该相位插值器包括多个第一分支电路，该第一分支电路包含有连接在第一输出和第一电源电压之间的差分晶体管对、开关以及电流源；多个第二分支电路，该第二分支电路包含有连接在第二输出和第一电源电压之间的差分晶体管对、开关以及电流源。该相位插值器还可包括积分器部分。
文档编号H04L7/033GK1761184SQ20051011306
公开日2006年4月19日 申请日期2005年10月11日 优先权日2004年10月12日
发明者蒂安·海威·特奥, 戴维·森·波·霍 申请人:美国博通公司