双模串行链路时钟和数据恢复体系结构的制作方法
【专利说明】双模串行链路时钟和数据恢复体系结构
[0001]相关申请的交叉引用
[0002]本申请要求2013年12月5日递交的标题为“BMODAL SERIAL LINK CDRARCHITECTURE (双模串行链路⑶R体系结构)”的61/912，480号临时申请的优先权和权益，这里通过引用并入该临时申请的全部内容。
技术领域
[0003]根据本发明的实施例的一个或多个方面涉及用于在电路之间传送数字数据的系统，更具体地，涉及用于在这种系统中从数据流或者从转发时钟生成本地时钟的电路。
【背景技术】
[0004]当通过扩展高速串行链路来发送数据时，可以利用在链路的接收端处的接收器从可能被链路衰减的接收到的信号恢复信号电平，并且将数据与本地时钟重同步。本地时钟可以从在一条或多条数据通道上作为嵌入时钟传送的数据流本身形成，或者其可以从在单独的时钟通道上传送的转发时钟形成。本地时钟可以是或者可以不是全速率时钟，例如，其可以是半速率时钟。转发时钟可以具有比本地时钟的频率低的频率。对用于向接收器传送时钟信号的方案的选择一一是作为嵌入时钟还是作为转发时钟一一受到诸如链路的长度、要利用的数据速率或者可用物理通道的数目之类的各种因素的影响。设计多个产品的设计者因此可能要求接收电路的两个版本可用，一个与嵌入时钟方案兼容，一个与转发时钟兼容。这个要求是不方便的并且增加了储存相似或相同部件的两个版本可能需要的供应和制造操作的成本。
[0005]从而，需要一种能够从转发时钟或嵌入时钟生成本地时钟的双模电路。
【发明内容】
[0006]本公开的实施例的各方面针对一种用于生成本地时钟的系统，其可配置为利用转发时钟和数据流(在转发时钟模式中)或者仅利用数据流(在嵌入时钟模式中)作为频率和相位基准。在一个实施例中，该系统包括锁相环，该锁相环可以参考转发时钟或者参考利用采样器、跨越采样器和开关式鉴相器(bang-bang phase detector)从接收到的数据形成的相位基准。该系统包括本地相位恢复环，该本地相位恢复环可以利用开关式鉴相器作为鉴相器的一部分以用于控制相位插值器，相位插值器的输出充当用于对接收到的数据进行钟控的本地时钟。
[0007]根据本发明的一个实施例，提供了一种用于生成本地时钟的系统，该系统包括:具有输入和输出的受控振荡器；第一链路数据输入；转发时钟输入；具有第一输入、第二输入和输出的第一鉴相器；以及第一相位恢复块，其具有时钟输入、连接到第一链路数据输入的数据输入和以开关方式连接到受控振荡器的输入的输出；第一鉴相器的第一输入连接到受控振荡器的输出，第一鉴相器的第二输入连接到转发时钟输入，并且第一鉴相器的输出以开关方式连接到受控振荡器。
[0008]在一个实施例中，该系统包括电荷泵和模拟环路滤波器，电荷泵和模拟环路滤波器级联连接在第一鉴相器的输出与受控振荡器的输入之间。
[0009]在一个实施例中，该系统包括第一相位插值器，该第一相位插值器具有:振荡器输入；相位调整输入；以及输出；第一相位插值器的振荡器输入连接到受控振荡器的输出并且第一相位插值器的输出连接到第一相位恢复块的时钟输入。
[0010]在一个实施例中，该系统包括:第二链路数据输入；具有时钟输入、数据输入和输出的第二相位恢复块，该第二相位恢复块的数据输入连接到第二链路数据输入；具有振荡器输入、相位调整输入和输出的第二相位插值器；第二相位恢复块的输出连接到第二相位插值器的相位调整输入，第二相位插值器的振荡器输入连接到受控振荡器的输出，并且第二相位插值器的输出连接到第二相位恢复块的时钟输入。
[0011]在一个实施例中，该系统包括具有输入和输出的分频器(divider)，该分频器的输入连接到受控振荡器的输出并且该分频器的输出连接到第一鉴相器的第一输入。
[0012]在一个实施例中，该系统包括生成与第一鉴相器的第一输入处的信号和第一鉴相器的第二输入处的信号之间的相位差成比例的模拟输出信号的电路。
[0013]在一个实施例中，第一相位插值器包括:在第一相位插值器的输出处生成如下信号的电路:该信号的相位与第一相位插值器的振荡器输入处的信号的相位相差的量是与第一相位插值器的相位调整输入处的信号相对应的量。
[0014]在一个实施例中，该系统包括数字环路滤波器，该数字环路滤波器包括:输入；输出；以及在数字环路滤波器的输入处接收数字输入信号并且在环路滤波器的输出处生成数字输出信号的电路。
[0015]在一个实施例中，该系统包括:数据输入、时钟输入、以及输出；以及包括第一输入、第二输入和输出的开关式鉴相器。
[0016]在一个实施例中，第一采样器的时钟输入和第二采样器的时钟输入连接到第一相位恢复块的时钟输入；第一采样器的数据输入和第二采样器的数据输入连接到第一相位恢复块的数据输入；第一采样器的输出连接到开关式鉴相器的第一输入；第二采样器的输出连接到开关式鉴相器的第二输入；并且开关式鉴相器的输出连接到第一相位恢复块的输出。
[0017]在一个实施例中，该系统包括在第一操作模式和第二操作模式的跟踪阶段之间进行选择的控制逻辑电路，其中在第一操作模式中，第一鉴相器的输出以使能连接来连接到受控振荡器的输入，并且在第二操作模式的跟踪阶段中，第一相位恢复块的输出以使能连接来连接到受控振荡器的输入。
[0018]在一个实施例中，在第一操作模式中，第一相位恢复块的输出以使能连接来连接到第一相位插值器的相位调整输入。
[0019]在一个实施例中，控制逻辑电路还是一个在第一操作模式、第二操作模式的跟踪阶段和第二操作模式的训练阶段之间进行选择的电路，其中，在第二操作模式的训练阶段中，第一鉴相器的输出以使能连接来连接到受控振荡器的输入，并且第一链路数据输入以使能连接来连接到转发时钟输入。
[0020]在一个实施例中，该系统包括发送器，该发送器包括在第二操作模式的训练阶段中发送一和零的交替群组的图案的电路。
[0021]在一个实施例中，该系统包括:包括输出和差分输入的数据缓冲器，该差分输入包括第一导体和第二导体；包括输出和差分输入的转发时钟缓冲器，该差分输入包括第一导体和第二导体；其中，控制逻辑电路还是一个在第一操作模式、第二操作模式的跟踪阶段和第二操作模式的训练阶段之间进行选择的电路，其中，在第二操作模式的训练阶段中，第一鉴相器的输出以使能连接来连接到受控振荡器的输入；数据缓冲器的差分输入的第一导体以使能连接来连接到转发时钟缓冲器的差分输入的第一导体；并且数据缓冲器的差分输入的第二导体以使能连接来连接到转发时钟缓冲器的差分输入的第二导体。
[0022]在一个实施例中，一种显示器包括:定时控制器；驱动器集成电路(IC);以及连接定时控制器和驱动器IC的串行数据链路，驱动器IC包括用于生成本地时钟的系统。
[0023]在一个实施例中，显示器是有机发光二极管(OLED)显示器或者液晶显示器(LCD)。
【附图说明】
[0024]参考说明书、权利要求和附图将领会并理解本发明的这些和其他特征以及优点，附图中:
[0025]图1是根据本发明的实施例的在转发时钟(forwarded clock，FC)操作模式中的时钟和数据恢复电路的框图。
[0026]图2A是根据本发明的实施例的在训练阶段期间在嵌入时钟(embedded clock，EC)操作模式中的时钟和数据恢复电路的框图。
[0027]图2B是根据本发明的实施例的在正常工作阶段或者“跟踪阶段”期间在EC操作模式中的时钟和数据恢复电路的框图。
[0028]图3是采用根据本发明的实施例的在显示器的两个电路之间包括串行链路的显示器的框图；并且
[0029]图4是采用本发明的实施例的在转发时钟(FC)操作模式中具有两条数据通道的时钟和数据恢复电路的框图。
【具体实施方式】
[0030]下面联系附图阐述的详细描述打算作为对根据本发明提供的双模串行链路CDR体系结构的示范性实施例的描述，而并不打算代表可构造或利用本发明的唯一形式。该描述联系图示的实施例阐述了本发明的特征。然而，要理解，相同或等同的功能和结构可由也打算被包含在本发明的精神和范围内的不同实施例来实现。如本文别处所标示，相似