偏斜容许时钟恢复架构及其系统的制作方法
【技术领域】
[0001] 本公开内容涉及偏斜容许时钟恢复架构以及使用这种偏斜容许时钟恢复架构的 系统。
【背景技术】
[0002] 移动工业处理器接口（MIPI?)联盟C-PHY?是高速串行接口规范，以在带宽有 限的信道上提供高吞吐量性能，用于连接包括显示器和照相机的外围设备。C-PHYO^iD 基于3相符号编码技术，用于在三个线路组（three wire trios)上传送较高的每符号比特 (例如，每符号2. 28比特）。
[0003] 提出了C-PHY?接口，以通过使用线路的三种状态（高，中和低）对数据进行编 码和解码来增加数据速率的效率。由于时钟被嵌入每个数据事务周期，C-PHY⑧接口提供 了抖动跟踪的优点。然而，当提到C-.PHY?接口设计实现时则存在显著缺点。例如，在恢 复嵌入在信号中的时钟时，通过三个线路传送的信号的偏斜可能在使用传统时钟恢复电路 时产生时序违规。
【附图说明】
[0004] 根据以下给出的【具体实施方式】并且根据本公开内容的各种实施例的附图，本公开 内容的实施例将得到更全面的理解，然而，附图不应当被理解为将本公开内容限制于具体 实施例，而是仅用于解释和理解的目的。
[0005] 图1示出了根据本公开内容的一个实施例的使用接收器中的偏斜容许时钟恢复 电路的计算系统。
[0006] 图2示出了示出三个信号组的示例的曲线图。
[0007] 图3示出了根据本公开内容的一个实施例的提供偏斜容许时钟恢复的接收器架 构。
[0008] 图4示出了根据本公开内容的一个实施例的用于提供偏斜容许时钟恢复的方法 流程图。
[0009] 图5示出了示出在不存在偏斜的情况下的与时钟恢复相关联的波形的曲线图。
[0010] 图6示出了示出在存在偏斜的情况下并且使用现有技术的时钟恢复机制的与时 钟恢复相关联的波形的曲线图。
[0011] 图7示出了根据本公开内容的一个实施例的示出在三个输入信号的其中之一比 另两个信号更早到达时的与偏斜容许时钟恢复机制的操作相关联的波形的曲线图。
[0012] 图8示出了根据本公开内容的一个实施例的示出在三个输入信号的其中之一比 另两个信号更晚到达时的与偏斜容许时钟恢复机制的操作相关联的波形的曲线图。
[0013] 图9为根据本公开内容的一个实施例的利用偏斜容许时钟恢复电路的智能设备 或计算机系统或SoC(片上系统）。 【实用新型内容】
[0014] 本公开内容的一个实施例描述了偏斜容许时钟恢复架构，其包括：比较器单元，其 接收至少三个数据信号，并且相应的时钟信号嵌入在所述至少三个数据信号中，所述比较 器单元提供第一时钟信号、第二时钟信号和第三时钟信号；以及延迟单元，其耦合到所述比 较器单元，所述延迟单元接收所述第一时钟信号、所述第二时钟信号和所述第三时钟信号， 以分别产生所述第一时钟信号、所述第二时钟信号和所述第三时钟信号的延迟形式。
[0015] 所述装置还包括多个时钟恢复单元，所述多个时钟恢复单元中的每一个耦合到所 述延迟单元和所述比较器单元。所述多个时钟恢复单元用于对嵌入的所述时钟信号进行恢 复，以根据以下信号对所述至少三个数据信号进行采样：所述第一时钟信号、所述第二时钟 信号和所述第三时钟信号、以及所述第一时钟信号、所述第二时钟信号和所述第三时钟信 号的延迟形式。所述多个时钟恢复单元包括：第一 CDR单元，其接收所述第一时钟信号、所 述第二时钟信号的延迟形式和所述第三时钟信号的延迟形式，并且输出第一恢复时钟；第 二CDR单元，其接收所述第二时钟信号、第一时钟信号的延迟形式和第三时钟信号的延迟 形式，并且输出第二恢复时钟；第三CDR单元，其接收所述第三时钟信号、第一时钟信号的 延迟形式和第二时钟信号的延迟形式，并且输出第三恢复时钟。
[0016] 所述装置还包括第一数据延迟单元、第二数据延迟单元和第三数据延迟单元，所 述第一数据延迟单元、所述第二数据延迟单元和所述第三数据延迟单元用于分别延迟第一 时钟信号、第二时钟信号和第三时钟信号以分别产生第一延迟数据信号、第二延迟数据信 号和第三延迟数据信号。
[0017] 所述装置还包括第一采样单元、第二采样单元和第三采样单元，所述第一采样单 元、所述第二采样单元和所述第三采样单元用于分别使用第一恢复时钟、第二恢复时钟和 第三恢复时钟来分别对第一延迟数据信号、第二延迟数据信号和第三延迟数据信号进行采 样。
[0018] 所述装置还包括第四CDR单元，其接收所述第一恢复时钟、所述第二恢复时钟和 所述第三恢复时钟，并且产生第五时钟以对所述第一采样单元、所述第二采样单元和所述 第三采样单元的输出进行采样。
[0019] 本公开内容的另一个实施例描述了另一种偏斜容许时钟恢复架构，其包括：用于 使至少三个数据信号相互比较的模块，并且相应的时钟信号嵌入在所述至少三个数据信号 中；用于响应于比较而提供第一时钟信号、第二时钟信号和第三时钟信号的模块；以及用 于由延迟单元使所述第一时钟信号、所述第二时钟信号和所述第三时钟信号延迟以分别产 生所述第一时钟信号、所述第二时钟信号和所述第三时钟信号的延迟形式的模块。
[0020] 所述装置还包括：用于识别所述第一时钟信号、所述第二时钟信号的延迟形式和 所述第三时钟信号的延迟形式中的任何两个的首次电压交叉时间点的模块；以及用于根据 所识别的所述第一时钟信号、所述第二时钟信号的延迟形式和所述第三时钟信号的延迟形 式中的任何两个的首次电压交叉点来产生第一恢复时钟信号的模块。
[0021] 所述装置还包括：用于识别所述第一时钟信号的延迟形式、所述第二时钟信号和 所述第三时钟信号的延迟形式中的任何两个的首次电压交叉时间点的模块；以及用于根据 所识别的所述第一时钟信号的延迟形式、所述第二时钟信号和所述第三时钟信号的延迟形 式中的任何两个的首次电压交叉点来产生第二恢复时钟信号的模块。
[0022] 所述装置还包括：用于识别所述第一时钟信号的延迟形式、所述第二时钟信号的 延迟形式和所述第三时钟信号中的任何两个的首次电压交叉时间点的模块；以及用于根据 所识别的所述第一时钟信号的延迟形式、所述第二时钟信号和所述第三时钟信号的延迟形 式中的任何两个的首次电压交叉点来产生第二恢复时钟信号的模块。
[0023] 所述装置还包括：用于使第一时钟信号、第二时钟信号和第三时钟信号延迟以分 别产生第一延迟数据信号、第二延迟数据信号和第三延迟数据信号的模块；以及用于通过 所述第一恢复时钟信号、所述第二恢复时钟信号和所述第三恢复时钟信号来对所述第一延 迟数据信号、所述第二延迟数据信号和所述第三延迟数据信号进行采样的模块。
[0024] 本公开内容的实施例取消了由接收器接收的输入信号中的内部偏斜。内部偏斜可 能由于三个信号的内部路由的差别、板的长度失配、以及板的堆叠等产生。其它技术效果将 从本文描述的实施例中显而易见。
[0025] 本公开内容还提供了使用偏斜容许时钟恢复架构的系统，其包括：存储器；处理 器，其耦合到所述存储器，所述处理器包括接收器，所述接收器包括上文论述的偏斜容许时 钟恢复架构；以及无线接口，其用于使所述处理器能够与另一设备进行通信。其中，所述接 收器是C-PHY MIPI?兼容接收器。
【具体实施方式】
[0026] 在以下描述中，论述了很多细节，以提供对本公开内容的实施例的更加透彻的解 释。然而，对于本领域技术人员而言显而易见的是，可以在没有这些具体细节的情况下实践 本公开内容的实施例。在其它实例中，通过方框图的形式而不是以具体细节的形式示出了 公知的结构和设备，以避免使本公开内容的实施例难以理解。
[0027] 注意，在实施例的相对应的附图中，用线表示信号。一些线可以较粗，以指示更多 成分的信号路径，和/或一些线可以在一端或多端上具有箭头，以指示主要信息流动方向。 这种指示并不是要进行限制。事实上，结合一个或多个示例性实施例来使用这些线有助于 更容易理解电路或逻辑单元。由设计需要或偏好决定的任何所表示的信号实际上可以包 括可以在任一方向上行进并且可以利用任何适合类型的信号方案来实施的一个或多个信 号。
[0028] 贯穿整个说明书以及在权利要求书中，术语"连接"表示连接的物体之间的直接电 连接，而不存在任何中间设备。术语"耦合"表示连接的物体之间的直接电连接或者通过一 个或多个无源或有源中间设备进行的间接连接。术语"电路"表示被布置为彼此协作以提 供所需功能的一个或多个无源和/或有源部件。术语"信号"表示至少一个电流信号、电压 信号或数据/时钟信号。术语"一"和"所述"包括复数的引用。"在……中"的意思包括 "在……中"和"在……上"。
[0029] 术语"缩放"通常指的是将设计（方案和布局）从一种工艺技术转换为另一种工 艺技术。术语"缩放"通常还指的是在同一个工艺节点内缩小布局和设备的尺寸。术语"缩 放"还可以指的是相对于另一个参数（例如，电源电平）来调整（例如，减慢）信号频率。 术语"大体上"、"接近"、"近似"、"附近"、和"大约"通常指的是在目标值的+/-20 %内。
[0030] 除非另外规定，否则使用序数词"第一"、"第二"和"第三"等来描述共同的对象， 仅指示指代相同对象的不同实例，并且不是要暗示所描述的对象必须采用时间上、空间上 的给定顺序、排名或任何其它方式。
[0031] 出于实施例的目的，晶体管是金属氧化物半导体（MOS)晶体管，其包括漏极、源 极、栅极和体端子。晶体管还包括三栅极和鳍式场效应晶体管、栅极全包围圆柱体晶体管 或实施晶体管功能的其它器件，例如碳纳米管或自旋电子器件等。源极端子和漏极端子可 以是同一个端子并