周期预计算偏斜补偿电路及其fpga片内延迟锁定环方法
【专利摘要】本发明公开一种周期预计算偏斜补偿电路及其FPGA片内延迟锁定环方法，在原有的传统DLL锁定方法的基础上采用周期预计算与偏斜预处理技术对FPGA片内时钟偏斜进行两级处理，在保持系统稳定与不添加硬件开销的情况下，快速去除时钟偏斜实现锁定。本发明DLL结构在锁相过程中，由第一级数字逻辑根据移相延时链数字化的周期信息来计算和加载预处理偏斜值，在此基础上通过二级计数逼近处理完成时钟锁定。该方法能够有效缩短锁定时间，尤其适合低频、偏斜补偿需求大的场合，能够平衡DLL工作频率范围内的锁相时间，提高FPGA内部时钟管理性能。
【专利说明】周期预计算偏斜补偿电路及其FPGA片内延迟锁定环方法
【技术领域】
[0001]本发明涉及集成电路设计【技术领域】，用于改进现场可编程逻辑阵列(FPGA)芯片内部数字时钟管理方法，具体是一种基于周期预计算偏斜补偿的FPGA片内延迟锁定环方法和周期预计算偏斜补偿电路，主要是针对FPGA芯片内部DLL去除时钟系统中的时钟偏斜所消耗的锁定时间长、已有DLL改进结构方案消耗资源大等问题提出新的改进方法。
【背景技术】
[0002]缩略语和关键术语定义
[0003]
【权利要求】
1.一种基于周期预计算偏斜补偿的FPGA片内延迟锁定环方法，其特征在于通过对时钟偏斜进行预处理来快速去除FPGA片内时钟偏斜，具体步骤如下: 步骤1，DLL通过移相控制器调节四条移相延时链产生正交的时钟信号； 步骤2，移相完成之后，DLL进入周期预计算和偏斜预处理流程，移相延时链接入DLL延时单元的数目由内部四个计数器确定，由于每条移相延时链结构相同，所以移相完成之后的四个计数值CNT_SFT相等，当需要更多的相移时钟时，可以设置多条结构相同的移相延时链，将移相延时链的条数用Lsft来表示，每条移相延时链内部延时单元级数用Csft来表示，移相锁定完成后移相延时链对应的计数器计数值用CNT_SFT来表示，所以由移相延时链计数器可以计算出输入时钟周期对应于延时单元的级数，这里用CYCLE来表示，QOC表示四分之一个时钟周期对应的延时单元的数量，其中QOC满足(2)，
2.一种周期预计算和偏斜补偿控制电路，其特征在于，包括锁相控制器；所述锁相控制器电路结构包括:QOC计算电路模块、左移器、加法器、四选一多路器、二选一多路器、偏斜范围预估电路、带置位的可逆计数器、鉴相器以及控制状态机逻辑； 在进行周期预计算和偏斜补偿之前，移相控制器通过逐级接入延时单元的方式产生移相延时链的接入地址； QOC计算电路模块输入FPGA片内DLL电路的移相控制器提供的移相延时链接入地址，并且在状态机逻辑控制下由GET_Q0C信号锁存和输出QOC计算结果； 左移器和加法器负责完成2Q0C和3Q0C的运算操作，其中左移器完成左移一位操作，即完成乘2运算，左移器输出为2Q0C，加法器完成QOC加2Q0C的运算，输出3Q0C ； 四选一多路器的输入为O、Q0C、2Q0C以及3Q0C数据，由控制状态机逻辑产生选通信号Q0C_SEL ；偏斜范围预估电路判断需要加载到带置位可逆计数器的NQOC值是否在锁相延时链的加载范围内，如果NQOC超出锁相延时链的加载范围，则通过产生NQ0C_C、CHANGE_Q0C和ADD_SFT_LINE信号对NQOC进行调节； 二选一多路器输出Q0C_FINAL到带置位可逆计数器的置位端，如果NQOC在锁相延时链的加载范围内，偏斜预估电路输出的CHANGE_Q0C无效，Q0C_FINAL等于NQ0C，如果NQOC超出锁相延时链的加载范围，偏斜预估电路通过ADD_SFT_LINE信号来指示状态机控制逻辑借用移相延时链来辅助锁相，并且计算出借用移相延时链后新的NQOC值，即NQ0C_C，同时输出的CHANGE_Q0C有效使二选一多路器的输出Q0C_FINAL选择NQ0C_C ； 鉴相器比较CLK_IN和CLK_FB的相位关系，输出超前/滞后信号FB_LEAD_IN到状态机控制逻辑； 控制状态机逻辑负责为各个模块产生控制信号，GET_Q0C是QOC锁存信号，Q0C_SEL表示在不同的场景下选择O、QOC、2Q0C或3Q0C到四选一多路器的输出端，产生NQOC信号，CNT_EN表示计数使能信号，CNT_UP等于1/0表示加/减计数，L0AD_Q0C表示对计数器进行置位操作； 带置位可逆计数器在 控制状态机的控制下进行置位操作或者加减计数操作。
【文档编号】H03L7/081GK103905038SQ201410110889
【公开日】2014年7月2日 申请日期:2014年3月24日 优先权日:2014年3月24日
【发明者】徐平平, 王立超 申请人:东南大学