一种高线性度的数控相位插值器的制造方法
【专利摘要】本发明提供一种高线性度的数控相位插值器，包括：多个相互并联的相位插值单元，接收多相位时钟信号，每一相位插值单元包括三条电路支路；每一所述电路支路接收一时钟信号，或一时钟信号及其差分信号，三个所述时钟信号为一时钟信号和相位差为的两个时钟信号；以及接收同一相位插值电流，并按一定比例输出、合成为一路总电流；一电流偏置阵列，包括一译码器，接收数字控制码并转化为控制信号；该电流偏置阵列连接于所述多个相位插值单元的输入端，通过该控制信号控制产生与所述多个相位插值单元相对应的多个相位插值电流；一负载网络，连接于所述多个相位插值单元的输出端，将每一路总电流加和并转化为一电压信号。
【专利说明】
一种高线性度的数控相位插值器
技术领域
[0001] 本发明属于集成电路技术领域，具体涉及一种基于谐波抑制技术的高线性度的数 控相位插值器。
【背景技术】
[0002] 相位插值(Phase Interpolator)技术广泛应用在锁相环、时钟恢复等电路中，根 据不同的控制信号，改变输出时钟信号的相位。传统的相位控制技术往往基于延迟单元构 成的延迟链结构，但其功耗、面积较大，且延迟时间会随着工艺温度电压等波动而变化，必 须加入校准电路。而相位插值技术天然具备360°的相位周期，从而无需额外的校正。
[0003] 相位插值技术利用三角函数的诱导公式，将两个频率相同、相位不同的单音正弦 或余弦信号加和，可以得到同频率的另一相位频率输出，如下式所示：
[0004] cos ((〇? + φ?) + Λζ cos ( &>/ + φζ) = Αη cos ( (?? + ψη)
[0005] 通过改变两单音信号的权重值(通常是幅度Α#ΡΑ2)，即可实现加权求和，从而改变 输出频率的相位<|^
[0006] 数控相位插值器(Digitally Phase Interpolator，DPI )，即通过数字控制码控 制，从多相输入时钟信号中，选择两输入信号，并通过调节其权重值，产生特定的输出相位。 对于一个位数为N的数控相位插值器，其输入数字控制码范围为0到2 N-1，对应输出相位从 0°变化至360°，步长为360°/2N。在实际电路中，可以利用较为简单的电路，通过数字控制码 控制电流、电阻、电容阵列等方式，产生线性权重值，从而改变相位输出，实现了相位的数字 化控制。
[0007] 根据诱导公式简单计算可以得到，在输入信号为两个单音信号时，为了得到线性 变化的输出相位其两输入信号的权重值&和如是一系列无理数，并不是线性变化的。在 CMOS工艺中，难以精确实现插值所需要的权重值AjPA 2,往往将AjPA2设计为简单的线性权 重值。
[0008] 另一方面，实现单音的正弦波或余弦波会消耗较大功耗，因此输入信号往往采用 方波，除基频频率外，还包含各高阶谐波分量。此外，晶体管作为开关管工作时，输出表现为 方波，也会包含三阶、五阶等奇数阶谐波。这些谐波中，偶数阶谐波可以通过差分技术消除， 但奇数阶谐波仍会与有用的基频信号发生混叠，严重恶化相位插值器的线性度。
【发明内容】
[0009] 为了克服上述不足，本发明提供一种高线性度的数控相位插值器，其基于谐波抑 制技术，以提高数控振荡器的线性度。
[0010] 为解决上述技术问题，本发明采用的技术方案如下：
[0011 ] -种高线性度的数控相位插值器，包括：
[0012]多个相互并联的相位插值单元，接收多相位时钟信号，每一相位插值单元包括三 条电路支路;每一所述电路支路接收一时钟信号，或一时钟信号及其差分信号，三个所述时 钟信号为一时钟信号和相位差为土Ψ的两个时钟信号；以及接收同一相位插值电流，并按一 定比例输出、合成为一路总电流；
[0013] -电流偏置阵列，包括一译码器，该译码器接收数字控制码，并转化为控制信号； 该电流偏置阵列连接于所述多个相位插值单元的输入端，通过该控制信号控制产生与所述 多个相位插值单元相对应的多个相位插值电流；
[0014] -负载网络，连接于所述多个相位插值单元的输出端，将所述多个相位插值单元 的每一路总电流加和，并转化为一电压信号。
[0015] 进一步地，所述控制信号包括电流控制信号、温度计编码和互补信号，所述电流控 制信号用于控制相位插值电流的开关，所述温度计编码和互补信号用于控制相位插值电流 的大小。
[0016] 进一步地，所述相位插值单元为8个，用于控制8相位时钟信号，相位差Φ = 4SS，相 位插值电流输出比例为1; /?: ?,
[0017] 进一步地，所述电流偏置阵列接收8位数字控制码。
[0018] 进一步地，所述三条电路支路为单端电路，各包括一晶体管和与该晶体管源极连 接的一电流源，该晶体管的栅极接收一时钟信号，所述电流源接收一相位插值电流。
[0019] 进一步地，所述三条电路支路为差分电路，各包括并联的两个晶体管，以及与该两 个晶体管源极连接的电流源，所述两个晶体管的栅极一个接收一时钟信号，另一个接收一 对应的差分信号，所述电流源接收一相位插值电流。
[0020] 进一步地，所述电流源为晶体管，其栅极接收相位插值电流。
[0021] 进一步地，当所述三条电路支路为差分电路时，所述负载网络采用差分形式。
[0022] 进一步地，所述负载网络包括电阻负载网络和晶体管负载网络。
[0023] 进一步地，所述晶体管负载网络包括PM0S晶体管。
[0024] 本发明提供的一种高线性度的数控相位插值器，适用于多相输入时钟信号，每一 相时钟信号对应一个相位插值单元，输出特定的电流，并在输出点加和;各相时钟信号对应 电流值，即相位插值的权重值，是通过电流偏置阵列调节，从而改变输出时钟信号的相位。 相位插值单元基于谐波抑制的，将每一相时钟信号和其相位相差±梁的时钟信号对应的相 位插值电流均按一定比例合成为一路电流，其输出波形接近正弦波，从而实现谐波抑制的 效果，消除高阶谐波对数控相位插值器线性度的影响，所述比例是根据矢量信号加和的平 行四边形原则计算得出；当$@ <: 3擊C 27辦，所述设定比例为1时，可消除输 出信号中的三阶谐波；当·S臀< 2?炉，所述设定比例为:M2 ms 的比例加权求 和，可消除输出信号中的五阶谐波。电流偏置阵列由数字控制码控制，数字控制码通过译码 器产生多路控制信号，从而产生多相时钟信号各自权重值对应的电流。
[0025] 本发明的优点在于:传统数控插值器采用低通滤波消除高阶谐波的影响，滤波能 力有限，而本发明提供的相位插值器采用谐波抑制技术，可有效地消除高阶谐波，从而降低 其对线性度的影响，具备更高的线性度;传统数控插值器需要根据不同的工作频率，调整低 通滤波的截止频率，难以实现较宽的工作频率，而本发明提供的相位插值器采用数学原理 消除高阶谐波，与工作频率无关，具备更宽的工作频率。
【附图说明】
[0026]图1是采用单端结构的一种高线性度的数控相位插值器结构示意图。
[0027]图2A~2C是输入8相位时钟信号时谐波抑制的原理示意图。
[0028]图3A~3C是输入8相位时钟信号时谐波抑制的矢量示意图。
[0029]图4是译码器的信号转换示意图。
[0030]图5是数控相位插值器的一组电流偏置示意图。
[0031 ]图6是采用PM0S晶体管的负载网络结构示意图。
[0032]图7是采用差分结构的一种高线性度的数控相位插值器结构示意图。
【具体实施方式】
[0033]为使本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图作 详细说明如下。
[0034]图1是采用单端结构的一种高线性度的数控相位插值器结构示意图，该数控相位 插值器用于8相位时钟信号，核心结构为8个相互并联的基于谐波抑制技术的相位插值单元 (对应编号1? = 0，1，2···7)，每个相位插值单元都由三条电路支路组成，相位插值单元的输入 端连接一电流偏置阵列，输出端连接一负载网络。由数字控制码控制电流偏置阵列产生8个 相位插值单元对应的电流值，8个相位插值单元输出的电流在输出点加和后，通过负载网络 转变为电压信号并输出。
[0035]输入的 8 相位时钟信号分别为 CLK0、CLK45、CLK90、CLK135、CLK180、CLK225、 0^275、0^315，每相邻两相的相位差攀为45°。8个谐波抑制的相位插值单元结构完全相 同，各包含三个时钟信号，分别为（CLK315、CLK0、CLK45)、（CLK0、CLK45、CLK90)、（CLK45、 CLK90、CLK135)、（CLK90、CLK135、CLK180)、（CLK135、CLK180、CLK225)、（CLK180、CLK225、 CLK275)、（CLK225、CLK275、CLK315)、（CLK275、CLK315、CLK0)。
[0036]以第一个相位插值单元(k = 0)为例，时钟信号为CLK0与相位差±45°的CLK45和 CLK315,接在三个晶体管的栅极。在三个晶体管的源极分别串联一个晶体管作为电流源。电 流源的栅极接在同一偏置上，接收同一相位插值电流。根据前述原理，三个电流源的电流比 例为即CLK315、CLK0、CLK45对应的三个电流源的晶体管栅宽分别为Wn、^Swn、Wn。 由于为无理数，在实际电路中，往往选择1:1.4:1等近似的比例来实现。
[0037]图2A~2C、图3A~3C分别展示了0°和±45°的时钟信号加和时谐波抑制的原理图 和矢量图。根据矢量信号加和的平行四边形原则，±45°信号的基频信号加和后，仅有0°的 分量(见图3A); ±45°信号的三阶信号加和后，为180°的矢量信号（见图3B)，与0°的三阶信 号相比，两者之模为·而方向正好相反;故按的比例加和，恰好完全抵消。同理 ±45°信号的五阶信号(见图3C)按|^疼:1的比例加和也可完全抵消。
[0038]电流偏置阵列包括一译码器，如图4所示，8位数字控制码通过译码器的数字逻辑 实现译码，产生电流控制信号S0-S7和温度计编码361_?〈31:0>、互补信号361_11〈31:0>。图5 是上述数控相位插值器的一组电流偏置示意图，其上部为32组电流单元组成的电流阵列， 每个电流电源包括一个基准电流源1〇和相应的控制晶体管，由信号Sel_p〈31:0>和Sel_n〈 31:0>进行控制，整个电流阵列可产生0~321ο的电流值。S0-S7控制八个开关，用来选择电 流阵列的电流输出给八路电流1〇~17,对应于相位插值器中的8个相位插值电流。
[0039] 负载网络可以是电阻负载网络，也可以是晶体管负载网络，如果相位插值单元采 用单端结构或差分结构，则负载网络也相应地采用单端或差分的形式。图6中为采用PMOS晶 体管作为有源负载的一种范例，属于单端的形式，晶体管的漏极电压通过电阻电容滤波后 产生栅极偏置电压，从而实现将输出点电流信号转变为电压信号的功能，输出点并联的电 容可以消除更高阶的谐波。
[0040] 图7是采用差分结构的一种高线性度的数控相位插值器结构示意图，每个谐波抑 制的相位插值单元均采用差分结构，即上述每个相位插值单元中三路按一定比例的电流源 各接一对晶体管，其输入为上述单端结构的三相位时钟和三者的差分信号，如（CLK315、 CLK0、CLK45)和（CLK135、CLK180、CLK225)等，从而输出三路差分电路信号并加和为一路差 分电路信号。八个单端的差分电路信号加和后，通过差分负载网络转变为差分电压信号。差 分负载网络可采用两个图6所示的单端负载网络，分别接差分电流信号的正负两端。
[0041] 以上实施例仅用以说明本发明的技术方案而非对其进行限制，本领域的普通技术 人员可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明的精神和范围，本 发明的保护范围应以权利要求所述为准。
【主权项】
1. 一种高线性度的数控相位插值器，包括： 多个相互并联的相位插值单元，接收多相位时钟信号，每一相位插值单元包括三条电 路支路;每一所述电路支路接收一时钟信号，或一时钟信号及其差分信号，三个所述时钟信 号为一时钟信号和相位差为土中的两个时钟信号；以及接收同一相位插值电流，并按一定比 例输出、合成为一路总电流； 一电流偏置阵列，包括一译码器，该译码器接收数字控制码，并转化为控制信号；该电 流偏置阵列连接于所述多个相位插值单元的输入端，通过该控制信号控制产生与所述多个 相位插值单元相对应的多个相位插值电流； 一负载网络，连接于所述多个相位插值单元的输出端，将所述多个相位插值单元的每 一路总电流加和，并转化为一电压信号。2. 根据权利要求1所述的数控相位插值器，其特征在于，所述控制信号包括电流控制信 号、温度计编码和互补信号，所述电流控制信号用于控制相位插值电流的开关，所述温度计 编码和互补信号用于控制相位插值电流的大小。3. 根据权利要求1所述的数控相位插值器，其特征在于，所述相位插值单元为8个，用于 控制8相位时钟信号，相位差免=，相位插值电流输出比例为./? L4. 根据权利要求3所述的数控相位插值器，其特征在于，所述电流偏置阵列接收8位数 字控制码。5. 根据权利要求1所述的数控相位插值器，其特征在于，所述三条电路支路为单端电 路，各包括一晶体管和与该晶体管源极连接的一电流源，该晶体管的栅极接收一时钟信号， 所述电流源接收一相位插值电流。6. 根据权利要求1所述的数控相位插值器，其特征在于，所述三条电路支路为差分电 路，各包括并联的两个晶体管，以及与该两个晶体管源极连接的电流源，所述两个晶体管的 栅极一个接收一时钟信号，另一个接收一对应的差分信号，所述电流源接收一相位插值电 流。7. 根据权利要求5或6所述的数控相位插值器，其特征在于，所述电流源为晶体管，其栅 极接收相位插值电流。8. 根据权利要求7所述的数控相位插值器，其特征在于，所述负载网络采用差分形式。9. 根据权利要求1所述的数控相位插值器，其特征在于，所述负载网络包括电阻负载网 络和晶体管负载网络。10. 根据权利要求9所述的数控相位插值器，其特征在于，所述晶体管负载网络包括 PMOS晶体管。
【文档编号】H03L7/06GK106027037SQ201610345922
【公开日】2016年10月12日
【申请日】2016年5月23日
【发明人】廖怀林, 杨帆, 王润华, 郭航燕, 刘军华
【申请人】北京大学