改进的相位插值器的制造方法
【专利说明】改进的相位插值器 【技术领域】
[0001] 本发明设及相位插值器技术领域，特别设及一种新型的相位插值器，其能够避免 了时钟切换过程中产生的毛刺对相位插值器输出信号的影响，它能极大地提高系统的性能 与稳定性。 【【背景技术】】
[0002] 相位插值器（phaseinte巧olator)可W将周期相同而相位不同的两个周期性的 输入信号S1和S2按比例混合产生一个相位介于两者之间的相同周期的输出号。如图1所 示的，所述相位插值器100其包括第一时钟选择电路110、第二时钟选择电路120和相位插 值电路130。
[0003] 第一时钟选择电路110的第一输入端输入相位为0的第一时钟信号CLK0,第二 输入端输入相位为180的第S时钟信号CLK180,其根据控制信号Sell选择第一时钟信 号CLK0和第S时钟信号CLK180输出作为时钟信号S1。第二时钟选择电路120的第一输 入端输入相位为90的第二时钟信号CLK90,第二输入端输入相位为270的第S时钟信号 CLK270,其根据控制信号Sel2选择第二时钟信号CLK90和第四时钟信号CLK180输出作为 时钟信号S2。第一时钟信号、第二时钟信号、第=时钟信号和第四时钟信号的周期相同，相 位不同。
[0004] 所述相位插值电路130的第一输入端接收所述时钟信号S1，第二输入端接收所述 时钟信号S2,其根据权重控制信号W将时钟信号S1和S2混合成一个相位介于S1和S2之 间的时钟信号Sout。
[0005] 插值输出的时钟信号Sout的相位的计算公式如下；
[0006]
【主权项】
1. 一种相位插值器，其特征在于，其包括： 时钟选择译码器，用于利用采样时钟对输入的插值控制码进行译码得到一组时钟选择 码，所述一组时钟选择码中均包括多个时钟选择码； 相位选择译码器，用于利用采样时钟对输入的插值控制码进行译码得到相位选择码； 第一时钟选择电路，其具有第一输入端、第二输入端和输出端，第一输入端接收第一时 钟信号，第二输入端接收第三时钟信号，第一时钟选择电路根据所述一组时钟选择码有选 择的输出第一时钟信号或第三时钟信号； 第二时钟选择电路，其具有第三输入端、第四输入端和输出端，第三输入端接收第二时 钟信号，第四输入端接收第四时钟信号，第二时钟选择电路根据所述一组时钟选择码有选 择的输出第二时钟信号或第四时钟信号； 相位插值电路，其第一输入端与第一时钟选择电路的输出端相连，其第二输入端与第 二时钟选择电路的输出端相连，其控制端与相位选择译码器的输出端相连，其根据相位选 择码对两个输入端输入的时钟信号进行插值，并输出插值后的时钟信号， 时钟切换判断电路，其根据所述一组时钟选择码中的时钟选择码的变化判断第一时钟 选择电路是否会进行时钟信号切换和/或第二时钟选择电路是否会进行时钟信号切换，如 果是，则输出时钟信号切换脉冲； 在所述时钟信号切换脉冲有效期间，所述相位选择译码器会将相位选择码设定为预定 的码值并输出，在此期间，第一时钟选择电路完成时钟信号切换和/或第二时钟选择电路 完成时钟信号切换，在所述时钟信号切换脉冲无效期间，所述相位选择译码器会正常的输 出译码得到的相位选择码。
2. 根据权利要求1所述的相位插值器，其特征在于，所述一组时钟选择码中均包括有 第一时钟选择码、第二时钟选择码、第三时钟选择码和第四时钟选择码， 第一时钟选择电路具有第一控制端和第二控制端，其第一控制端接收所述一组时钟选 择码中的第一时钟选择码，其第二控制端接收所述一组时钟选择码中的第三时钟选择码， 其在第一时钟选择码有效，且在第三时钟选择码无效时，输出第一时钟信号，其在第一时钟 选择码无效，且在第三时钟选择码有效时，输出第三时钟信号； 第二时钟选择电路具有第三控制端和第四控制端，其第三控制端接收所述一组时钟选 择码中的第二时钟选择码，其第四控制端接收所述一组时钟选择码中的第四时钟选择码， 其在第二时钟选择码有效，且在第四时钟选择码无效时，输出第二时钟信号，其在第二时钟 选择码无效，且在第四时钟选择码有效时，输出第四时钟信号。
3. 根据权利要求2所述的相位插值器，其特征在于，第一时钟信号和第三时钟信号的 相位相差180度，第二时钟信号和第四时钟信号的相位相差180度，第一时钟信号和第二时 钟信号的相位相差90度，第三时钟信号与第四时钟信号的相位相差90度。
4. 根据权利要求2所述的相位插值器，其特征在于，所述相位选择码包括第一权重码 和第二权重码， 第一权重码为第一时钟选择电路输出的时钟信号的插值权重， 第二权重码为第二时钟选择电路输出的时钟信号的插值权重， 相位插值电路根据第一权重码和第二权重码对两个输入端输入的时钟信号进行插值， 并输出插值后的时钟信号， 第二权重码为第一权重码的和为恒定值。
5. 根据权利要求4所述的相位插值器，其特征在于， 根据所述一组时钟选择码中的第一时钟选择码和第三时钟码的变化判断第一时钟选 择电路是否会进行时钟信号切换，如果是，则时钟切换判断电路输出第一时钟信号切换脉 冲，在第一时钟信号切换脉冲有效期间，所述相位选择译码器会将译码得到的相位选择码 中的第一权重码设定为预定最低权重值，将译码得到的相位选择码中的第二权重码设定为 预定最高权重值，在第一时钟信号切换脉冲无效期间，所述相位选择译码器正常输出译码 得到的相位选择码的第一权重码和第二权重码， 根据所述一组时钟选择码中的第二时钟选择码和第四时钟码的变化判断第二时钟选 择电路是否会进行时钟信号切换，如果是，则所述时钟切换判断电路输出第二时钟信号切 换脉冲，在第二时钟信号切换脉冲有效期间，所述相位选择译码器会将译码得到的相位选 择码中的第一权重码设定为预定最高权重值，将译码得到的相位选择码中的第二权重码改 变为预定最低权重值，在第二时钟信号切换脉冲无效期间，所述相位选择译码器正常输出 译码得到的相位选择码的第一权重码和第二权重码。
6. 根据权利要求5所述的相位插值器，其特征在于，所述时钟选择译码器包括时钟选 择译码器和时钟选择采样电路， 所述相位选择译码电路对输入的插值控制码进行译码得到初始时钟选择码，所述时钟 选择采样电路利用采样时钟对初始时钟选择码进行采样得到一组时钟选择码。
7. 根据权利要求6所述的相位插值器，其特征在于， 所述时钟切换判断电路包括异或逻辑电路、复位控制电路和D触发器， 所述异或逻辑电路的一端与所述初始时钟选择码中的相应时钟选择码相连，所述异或 逻辑电路的另一端时钟选择采样电路输出的一组时钟选择码中的相应时钟选择码相连，其 输出端与D触发器的输入端相连，D触发器的输出端输出的有效的时钟信号切换脉冲， 所述复位控制电路输出复位信号给D触发器的复位端，以复位该D触发器，使得该时钟 信号切换脉冲复位为无效。
8. 根据权利要求7所述的相位插值器，其特征在于，相位选择译码器包括相位选择译 码电路、相位选择采样电路和输出逻辑电路， 所述相位选择译码电路对输入的插值控制码进行译码得到初始相位选择码，相位选择 采样电路利用采样时钟对初始相位选择码进行采样得到第一权重码， 所述输出逻辑电路根据时钟切换判断电路输出的时钟信号切换脉冲确定是输出预定 权重值的第一权重码和第二权重码，还是直接基于相位选择采样电路输出的第一权重码输 出第一权重码和第二权重码。
【专利摘要】本发明提供一种改进的相位插值器，其包括：时钟选择译码器，用于对插值控制码进行译码得到一组时钟选择码；相位选择译码器，用于对插值控制码进行译码得到相位选择码；第一时钟选择电路，根据所述一组时钟选择码输出第一或第三时钟信号；第二时钟选择电路，根据所述一组时钟选择码输出第二或第四时钟信号；相位插值电路，根据相位选择码对第一或第二时钟选择电路输出的时钟信号进行插值并输出插值后的时钟信号；时钟切换判断电路，其根据所述一组时钟选择码中的时钟选择码的变化判断是否会进行时钟信号切换，如果是，使得所述相位选择译码器将相位选择码设定为预定的码值并输出。这样能够避免时钟切换过程中产生的毛刺对相位插值器输出信号的影响。
【IPC分类】H03K5-13
【公开号】CN104821807
【申请号】CN201510260683
【发明人】周玉镇, 戴颉, 李耿民, 庄志青, 职春星
【申请人】灿芯半导体(上海)有限公司
【公开日】2015年8月5日
【申请日】2015年5月20日