用于扩展电路频率范围并且用于超频或降频的装置及方法
【专利说明】
【背景技术】
[0001]平台超频解决方案为高端桌面和服务器处理器产品提供了性能增强。超频是通过调整系统参数来使计算机或部件比由制造商规定的时钟频率更快地操作的过程。超频解决方案的关键要素为用于处理器内核(例如，在多核处理器中)和存储器控制器的低抖动可超频基时钟。例如，基时钟的频率从10MHz缓慢增大直至平台达到它的发热和操作限制。然后在该提高了的基时钟频率下重启平台以实现性能改善。
[0002]典型地，使用基于LC振荡器的锁相环(PLL)来生成该基时钟，然后，PLL为相位插值器或延迟锁定链电路提供多个高频时钟相位，以实现超频特征。在平台的非超频操作期间，这样的实施方式耗用伴随着功率代价(即，泄漏和有功功率)的大的硅占用面积。基于环形振荡器的PLL还用于生成可超频基时钟，但是这些实施方式通常给出非常不好的时钟抖动性能。
【附图说明】
[0003]根据以下给出的【具体实施方式】并且根据本公开内容的各实施例的附图，将更充分地理解本公开内容的实施例，然而，这不应被视为将本公开内容限制为特定实施例，而是仅为了说明和理解。
[0004]图1图示了根据本公开内容的一个实施例的带有处理器的系统，处理器具有可操作用于在不重新启动PLL的情况下以单调方式超频或降频的锁相环(PLL)。
[0005]图2图示了根据本公开内容的一个实施例的用于在不重新启动PLL的情况下对基时钟进行超频或降频的PLL以及相关联的逻辑。
[0006]图3A图示了根据本公开内容的一个实施例的示出图2的PLL的数字控制振荡器(DCO)随着平滑超频的输出的绘图。
[0007]图3B图示了根据本公开内容的一个实施例的示出在基时钟的超频期间图2的DCO的配置以及基时钟的频率范围扩展的斜跃的绘图。
[0008]图3C图示了根据本公开内容的另一实施例的示出在基时钟的超频期间图2的DCO的配置以及基时钟的频率范围扩展的斜跃的绘图。
[0009]图4图示了根据本公开内容的一个实施例的边沿检测电路。
[0010]图5图示了根据本公开内容的一个实施例的由图1的控制逻辑执行的用于在不重新启动PLL的情况下以单调方式对基时钟进行平滑超频或降频并且用于扩展基时钟的频率范围的方法的流程图。
[0011]图6图示了根据本公开内容的一个实施例的增大基时钟的频率范围的斜跃超频的固件(FW)编程序列。
[0012]图7为根据本公开内容的一个实施例的具有可操作用于在不重新启动PLL的情况下以单调方式超频或降频的PLL的智能设备或计算机系统或SoC(片上系统)。
【具体实施方式】
[0013]实施例描述了用于超频或降频的装置。在一个实施例中，该装置包括:具有反馈分频器的锁定环(例如，锁相环(PLL)或锁频环(FLL))。在一个实施例中，锁定环接收参考时钟(Ref时钟)并且将其与从反馈分频器输出的反馈时钟(FB时钟)进行比较，并且生成输出时钟。在一个实施例中，该装置包括耦合到锁定环的后锁定环分频器以接收输出时钟并且用于为其它逻辑单元生成基时钟。在一个实施例中，该装置包括控制逻辑以调整分别用于反馈分频器和后锁定环分频器的第一和第二分频器比率，用于对基时钟进行超频或降频使得锁定环在超频或降频时保持锁定。
[0014]在一个实施例中，该装置提供了扩展基于LC振荡器的数字PLL(例如，LCPLL)在宽范围(例如，50%或更大)超频应用中的使用的方式。在一个实施例中，超频特征集成到基于LC振荡器的数字PLL以及后分频器中，并且不再需要诸如相位插值器和/或延迟锁定环(DLL)的额外电路。实施例可操作用于增大LCPLL的超频范围，并且提供可替代基于环形振荡器的PLL的低抖动PLL。在一个实施例中，控制单元提供合适的固件(FW)钩体以更容易地从操作系统(OS)或软件层控制和/或访问超频或降频的特征。
[0015]在以下描述中，将讨论很多细节，以提供对本公开内容的实施例的更详尽的解释。但是，对于本领域的技术人员将显而易见的是，可以在不需要这些具体细节的情况下来实践本公开内容的实施例。在其它情况下，通过块图的形式而非以细节示出了公知的结构和设备，以避免模糊本公开内容的实施例。
[0016]注意，在所述实施例的对应附图中，采用线表示信号。某些线可以较粗，以指示较多的构成信号路径，和/或在一个或多个末端具有箭头，以指示主信息流方向。这样的指示并非旨在限制性的。相反，结合一个或多个示例性实施例线用于促进对电路或逻辑单元的更容易的理解。任何被表示的如通过设计需要或偏好所指定的信号都可以实际上包括一个或多个可以沿任一方向传播并且可以采用任何适合类型的信号方案来实施的信号。
[0017]在说明书中通篇采用的以及在权利要求中采用的术语“连接”指代被连接的东西之间的直接电气连接，而没有任何中间设备。术语“耦合”要么指代所连接的东西之间的直接电连接，要么指代通过一个或多个无源或有源中间设备的间接连接。术语“电路”指代一个或多个被布置为彼此协作以提供期望功能的无源和/或有源部件。术语“信号”指代至少一个电流信号、电压信号或数据/时钟信号。单数冠词的含义包括复数参考。“中”的含义包括“中”和“上”。
[0018]术语“缩放”通常是指使设计(原理图和布局)从一种工艺技术转换到另一种工艺技术。术语“缩放”通常是指在相同的技术节点内缩小布局和设备。术语“缩放”还可以指相对于另一参数调整(例如，放慢)信号频率。术语“大体上”、“接近”、“大约”、“近乎”以及“约”通常是指处于目标值的+/-20%内。
[0019]除非另行指出，否则采用“第一”、“第二”、“第三”等顺序形容词来描述共同对象，只是表明正在参考同类对象的不同实例，而不是旨在暗示如此描述的对象必须时间地、空间地、排列地或者任何其它方式处于给定顺序。
[0020]为了实施例的目的，晶体管是金属氧化物半导体(MOS)晶体管，其包括漏极、源极、栅极和体(bulk)端子。晶体管还包括三栅极和FinFet晶体管、栅极全环绕圆柱形晶体管或者其它实现晶体管的功能的器件，例如，碳纳米管或电子自旋器件。源极和漏极端子可以是等同的端子，并且在本文中可互换使用。本领域的技术人员将认识到在不背离本公开内容的范围的情况下可以采用其它晶体管，例如，双极结型晶体管——BJT PNP/NPN、BiCMOS、CMOS、eFET等。术语“MN”是指η型晶体管(例如，匪OS、NPN BJT等)，并且术语“ΜΡ”是指ρ型晶体管(例如，PMOS、PNP 811等)。
[0021]图1图示了根据本公开内容的一个实施例的带有处理器的系统100，处理器具有可操作用于在不重新启动PLL的情况下以单调方式超频或降频的PLL。在一个实施例中，系统100包括操作系统101、处理器102以及存储器103。在一个实施例中，处理器102包括PLL104、后分频器105、控制逻辑106、输入-输出(I/O) 107以及I/O PLL 108。为了不模糊实施例，处理器102的许多部件未被示出。处理器102可以是数字信号处理器(DSP)、通用微处理器(CPU)、专用集成电路(ASIC)或任何其它处理器。
[0022]在一个实施例中，PLL104接收来自外部源(例如，晶体振荡器)的Ref时钟，并且生成锁相或锁频输出时钟。在一个实施例中，输出时钟被生成基时钟的后分频器105下除或上乘。在一个实施例中，基时钟被时钟分配网络分配到处理器102的其它部分。在一个实施例中，基时钟被I/O PLL108用作参考时钟以生成用于I/O 107的I/O时钟。例如，与I/O 107中的I/O传送器兼容的双倍数据速率(DDR)4可以操作使用I/O时钟以与存储器103通信。
[0023]在一个实施例中，操作系统101为可操作用于访问和控制控制逻辑106的寄存器的任何已知操作系统。在该实施例中，控制逻辑106用于控制基时钟的超频和/或降频，并且这样的控制可以被操作系统101管理。在一个实施例中，控制逻辑106可操作用于在其改变PLL104的分频器比率(在这里也被称作第一分频器比率)之前保存(或存储)PLL 104的正常操作条件或参数。在一个实施例中，控制逻辑106还可操作用于调整后分频器105的分频器比率(在这里也被称作第二分频器比率)。尽管实施例参考PLL 104被解释，但是也可适用于锁频环(FLL)。
[0024]在一个实施例中，当操作系统101向控制逻辑106指示基时钟将被超频时，控制逻辑106获取PLL 104锁定时的操作条件或参数的快照。在一个实施例中，快照被保存在可被操作系统101访问的寄存器中。在一个实施例中，参数包括用于控制PLL 104的振荡器的振荡频率的数字编码、滤波器系数等。
[0025]在一个实施例中，控制逻辑106然后增大PLL104的反馈分频器的分频器比率，以在PLL不失锁的方式下增大输出时钟的频率。在这样的实施例中，非常缓慢地(例如，以毫秒计)，即，以小的增量，改变PLL 104的反馈分频器的分频器比率。例如，分频器比率变化比PLL 104的带宽变化慢十倍至百倍。在一个实施例中，随着输出时钟频率变化，基时钟频率跟踪频率变化并且也变化。在一个实施例中，一旦输出时钟达到新的频率水平，那么控制逻辑106缓慢地改变后分频器105的分频器比率以将基时钟的频率增大为超过其被后分频器105的先前分频器比率设定的先前限制。在一个实施例中，穿过分频器比率的变化足够缓慢地改变基时钟的频率使得将基时钟用作参考时钟的后续PLL不失锁。
[0026]图2图示了根据本公开内容的一个实施例的具有用于在不重新启动PLL的情况下对基时钟进行超频或降频的PLL(例如，104)以及相关联的逻辑(例如，后分频器105、控制逻辑106等)的装置200。要指出的是，图2的那些与任何其它图的元件具有相同附图标记(或名称)的元件，可以与所描述的方式