类似的任何方式操作或作用，但是不限于此。
[0027]在一个实施例中，PLL 104包括时间数字转换器(TDC)201、环路滤波器和/或控制器202、DC0 203以及反馈分频器204(也被称作第一分频器)。在一个实施例中，PLL 104为数字PLL。在一个实施例中，TDC接收Ref时钟和Fb时钟以生成TDCCOUNT( S卩，相位误差)，其指示DCO 203应该增大它的振荡频率、降低它的振荡频率还是保持它的振荡频率不变。在一个实施例中，环路滤波器和/或控制器202生成数字编码(编码)，其用于设定DCO 203的振荡频率。在一个实施例中，环路滤波器202过滤TDC 201的输出上的任何噪声。在一个实施例中，环路滤波器202为数字滤波器并且其带宽通过滤波器系数可控。在一个实施例中，DC0 203为LC-DCO并且根据编码生成输出时钟，即，输出时钟的频率随着编码的变化而变化。在一个实施例中，反馈分频器204接收来自控制逻辑106的第一分频器比率，并且对输出时钟进行分频以生成Fb时钟。
[0028]在一个实施例中，控制逻辑106可操作用于控制和/或保存环路滤波器202的滤波器设定。例如，控制逻辑106保存环路滤波器202的滤波器系数。在一个实施例中，控制逻辑106可操作用于控制和/或保存用于DCO 203的编码。在一个实施例中，控制逻辑106还可操作用于监控输出时钟、Fb时钟以及基时钟的频率和时序特性。在一个实施例中，控制逻辑106可操作用于控制和/或保存用于反馈分频器204的第一分频器比率。在一个实施例中，控制逻辑106可操作用于控制和/或保存用于后分频器105的第二分频器比率。在一个实施例中，控制逻辑106在其自身中包括或者访问存储PLL104的操作条件或参数的寄存器。在一个实施例中，操作系统101可操作用于访问这些寄存器。
[0029]参考例如对基时钟的超频以增大处理器的处理速度，解释以下实施例。相同概念可以用于例如对基时钟进行降频以节省功耗。
[0030]在一个实施例中，控制逻辑106获取PLL 104的基线“快照”。例如，一旦数字PLL104初始锁相在标称/基频率，就将滤波器系数、环路滤波器202的积分成分以及电容组编码(对于LC-D⑶)存储在存储元件中。这些存储的(“快照”)值一起提供了与DCO 203对应的标称频率。
[0031]在一个实施例中，控制逻辑106在保存了PLL104的快照之后开始平滑超频的过程。在一个实施例中，控制逻辑106通过更新第一分频器比率来缓慢地增大PLL 104的输出时钟的频率。在一个实施例中，反馈分频器203为分数分频器。在这样的实施例中，控制逻辑106以PLL 104保存锁定的方式来更新分数反馈分频器比率。参考图3A来描述DCO 203在平滑超频期间的操作。
[0032]再参考图2，在一个实施例中，用于后分频器105(运行于PLL输出时钟上以生成用于平台的基时钟)的第二分频器比率被控制逻辑106保持恒定，同时输出时钟频率增大。在一个实施例中，以非常小的步长(例如，0.10或更小的步长)来增大反馈分频器比率(S卩，第一分频器比率)。在一个实施例中，一旦PLL 104跟踪新的第一分频器比率，PLL 104就经由另一寄存器向控制逻辑106提供更新就绪指示。在一个实施例中，该更新就绪指示可被操作系统101访问。
[0033]在一个实施例中，控制逻辑106还跟踪这些比率更新(S卩，更新到第一和第二分频器比率)，并且提供相继的编码之间的平滑过渡。在这样的实施例中，分数比率更新和平滑编码变化一起允许了平滑超频。例如，平滑超频可以发生上至基于LC的DCO的标称频率的50% (被电容组范围限制)，并且适合于相位跟踪应用。
[0034]图3A图示了根据本公开内容的一个实施例的示出在基时钟的超频期间图2的DCO频率(B卩，输出时钟)的配置以及基时钟的频率范围扩展的斜跃的绘图。要指出的是，图3A的那些与任何其它图的元件具有相同附图标记(或名称)的元件，可以与所描述的方式类似的任何方式操作或作用，但是不限于此。
[0035]绘图300示出了三个波形一一301至303。第一波形301从顶端看为精编码变化。第二波形302从顶端看为粗编码。第三波形303从顶端看为DCO频率。用于控制DCO 203的编码包括精编码和粗编码。精编码为粗编码窗口内的小步长。在一个实施例中，精编码控制LC-DCO中的电容器的较低层次而粗编码控制LC-DCO中的电容器的较高层次。例如，与当精编码变化时相比，当粗编码变化时，LC-DCO的电容变化较大的量。LC-DCO中的电容的变化改变LC-DCO的振荡频率。
[0036]在一个实施例中，当第一分频器比率变化小的步时，环路滤波器和/或控制器202观察到TDC 201的输出的非常小的变化，并且因此引起精编码中的小步长变化，如波形301所示。随着精编码变化，DCO频率变化，其被波形303示出。在一个实施例中，当精编码达到其粗编码窗口中的边界时，粗编码被控制器202允许变化到下一粗编码。当精编码达到粗编码窗口的边界时，到下一粗编码的变化实际上为与先前步骤的电容编码相同的电容编码。在这样的实施例中，DCO频率在精步长变化的时间段内保持恒定，如波形303所示。随着时间，精编码和粗编码两者继续更新以缓慢地(例如，以毫秒计)增大DCO频率(S卩，输出时钟的频率)以达到基于更新的第一分频器比率的目标频率。
[0037]再参考图2，在一个实施例中，随着输出时钟频率增大，基时钟频率增大。在一个实施例中，在输出时钟达到期望频率之后，控制逻辑106更新第二分频器比率以扩展基时钟的频率范围，即，斜跃超频。在这样的实施例中，控制逻辑106监控输出时钟的频率并且当其确定该频率已经达到基于更新的第一分频器比率的目标频率时，那么控制逻辑106更新第二分频器比率。在这样的实施例中，基时钟被允许使用更新的第二分频器比率以连续单调的方式在频率上增大，使得随后的PLL (例如，PLL 108)在基时钟频率变化时保持锁定。在一个实施例中，第二分频器比率为整数比率而第一分频器比率为分数或整数。
[0038]在一个实施例中，所存储的代表PLL104的基(或标称频率)的积分和编码成分或参数被控制逻辑106再施加于PLL 104。在一个实施例中，连同同步的对于后分频器105的分频器比率更新，存储的“快照”被控制逻辑106施加，S卩，先前存储的第一分频器比率施加到反馈分频器204，同步地，更新用于后分频器105的第二分频器比率。在这样的实施例中，将输出时钟的频率减小回其标称频率，而同时增大第二分频器比率使得基时钟的频率不变，即:
[0039]N_FBDIV_TOP/N_PDDIV_TOP = N_FBDIV_BASE/N_PDDIV_BASE，其中，“TOP”指示频率跃升之前的比率，而“BASE”指代频率跃升之后的比率。
[0040]图3B图示了根据本公开内容的一个实施例的示出在基时钟的超频期间图2的DCO的配置以及基时钟的频率范围扩展的斜跃的绘图320。要指出的是，图3B的那些与任何其它图的元件具有相同附图标记(或名称)的元件，可以与所描述的方式类似的任何方式操作或作用，但是不限于此。
[0041]绘图320示出了四个波形一一321至324。第一波形从顶端看为波形321，其为边沿检测电路的输出(参考图4A-B描述)。再参考图3B，在一个实施例中，边沿检测电路的输出指示Fb时钟与基时钟边沿何时对齐。在一个实施例中，波形321中的脉冲指示Fb时钟与基时钟边沿何时对齐。在这样的实施例中，在预定数目的基时钟周期之后，控制逻辑106执行频率跃升操作，其中，先前存储的快照再施加到PLL 104，如上讨论。
[0042]第二波形322从顶端看为时域中的DCO时钟频率(S卩，输出时钟)。波形322还可以被分析为作为第一分频器比率。波形的较低平坦区为在PLL104锁定在正常操作时输出时钟的标称或基频率。在该区，第一分频器比率固定，即，恒定。在第一分频器比率被更新而保持第二分频器比率恒定时，观察到倾斜的输出时钟频率。参考图3A示出输出时钟的放大版本。再参考图3B，波形322的较高平坦区为TOP频率，其为根据更新的第一分频器比率实现的目标频率。
[0043]在一个实施例中，在基时钟的预定边沿后，控制逻辑106将存储的快照参数再施加回PLL 104，使得它可以以相同标称基频率操作。波形322中的第二锯齿波示出了输出时钟频率步进回到标称频率。在另一实施例中，在基时钟的预定边沿之后，控制逻辑106将存储的快照参数的调整版本再施加回PLL 104，使得它可以以稍高于标称基频率的频率操作，如参考图3C所讨论。在这样的实施例中，基时钟的频率增大但是该增量的步长足够小使得PLL104保持锁相。
[0044]再参考图3B，在一个实施例中，为了达到用于同步比率更新的Fb时钟和基时钟边沿的定期对齐，取整到最近的整数，而N_FBDIV_BASE被控制逻辑106选择为固定整数。这里，“N_FBDIV_T0P”为用于实现比输出时钟的标称频率高的目标频率的第一分频器比率，并且“N_FBDIV_BASE”为用于输出时钟的标称频率的第一分频器比率。在这样的实施例中，该取整引起周期间基时钟抖动(其可以针对DCO校正时间被优化)，表示为:
[0045 ] N_PDDIV_T0P (I /N_FBD I V_T0P — I/ROUND (N_FBD I V_T0P)) /Fr ef，其中，Fr ef 是输入到PLL 104的Ref时钟的频率，并且，其中，“N_PDDIV_T0P”是用于实现基时钟的超频频率的第二分频器比率。在一个实施例中，使用跃升之前的第一分频器比率(即，R0UND(N_FBDIV_TOP))，Fb时钟(S卩，FBCLK)以及基时钟上升沿对齐每个Fb时钟周期(S卩，Fbcycles)，其被表示为:
[0046]Fbcycles=LCM(N_PDDIV_T0P,R0UND(N_FBDIV_T0