bang phase detector，BBPD) 135 (具有第一输入、第二输入和输出)，开关式鉴相器135的输出被馈送到数字环路滤波器(digital loop filter，DLPF) 140，数字环路滤波器140进而生成相位插值码，该相位插值码随后被馈送到相位插值器120的相位插值码输入，以在必要时校正本地时钟的相位。两个采样器130、132、开关式鉴相器135、数字环路滤波器140和相位插值器120形成本地相位恢复环。在操作中，开关式鉴相器135的输出是指示出正交时钟是领先还是滞后于数据缓冲器125的输出中的跨越点(crossing)的数字信号，其方式例如是当正交时钟领先或滞后于数据缓冲器125的输出中的跨越点时分别取零或一的值。两个采样器130、132、正交时钟生成器(如果存在的话)和开关式鉴相器135的组合形成相位恢复块，该相位恢复块具有:接收来自相位插值器120的信号的时钟输入136a、连接到数据缓冲器125的输出的数据输入136b(数据输入136b是(或连接到)用于从链路接收数据的输入(或者“链路数据输入”))，以及输出136c，输出136c是开关式鉴相器135的输出。这个相位恢复块以I比特分辨率测量本地时钟相对于数据缓冲器125的输出的相位。数字环路滤波器140具有输入和输出，以及在数字环路滤波器140的输入处接收数字输入信号并且在环路滤波器140的输出处生成数字输出信号的电路。它提供增益和适当的环路形状，以使得本地相位恢复环的性能和稳定性可接受。如在本文中使用地，“相位恢复块”是任何将数据流与时钟信号相比较并且生成输出的电路，其中该输出的值指示出该时钟信号是领先还是滞后于由该数据流中的转变所定义的相位。在此实施例中，相位恢复块(130、132、135)的输出(利用禁能连接)以开关方式连接到压控振荡器116。另外，第一鉴相器110的第一输入连接到受控振荡器的输出，第一鉴相器110的第二输入连接到转发时钟输入，并且第一鉴相器110的输出以开关方式连接到受控振荡器(例如，VCO 116) ο这些连接中的一些经过居间元件，如图1所示。
[0041]可称为Dp D2等等的其他数据通道可以共享本地时钟；每个这种数据通道可以具有各自的数据缓冲器和各自的数据采样器。每个数据通道可具有各自的本地相位恢复环，每个相位恢复环包括数据采样器、跨越采样器、开关式鉴相器、数字环路滤波器和相位插值器。在此实施例中，转发时钟充当VCO的频率基准，并且每个接收到的数据流充当其自己的相位基准。
[0042]例如，参考图4，在这种实施例中，系统可以包括:具有输入和输出的受控振荡器(例如，VCO 116);第一链路数据输入(例如，136b);转发时钟输入(例如，110b);具有第一输入、第二输入和输出的第一鉴相器110 ;以及第一相位恢复块(例如，由第一数据米样器130、第一跨越采样器132和第一开关式鉴相器135形成)，其具有时钟输入136a、连接到第一链路数据输入的数据输入136b和以开关方式连接到受控振荡器(例如，VCO 116)的输入的输出；第一鉴相器110的第一输入连接到受控振荡器(例如，VCO 116)的输出，第一鉴相器110的第二输入IlOb连接到转发时钟输入(例如，IlOb)，并且第一鉴相器110的输出以开关方式连接到受控振荡器(例如，VCO 116)，以及第二链路数据输入(例如，236b);具有时钟输入236a、数据输入236b和输出的第二相位恢复块，第二相位恢复块(包括第二数据采样器230、第二跨越采样器232和第二开关式鉴相器235)的数据输入236b连接到第二链路数据输入(例如，236b);具有振荡器输入、相位调整输入和输出的第二相位插值器220;第二相位恢复块(230、232、235)的输出连接到第二相位插值器220的相位调整输入，第二相位插值器220的振荡器输入连接到受控振荡器的输出，并且第二相位插值器220的输出连接到第二相位恢复块(230、232、235)的时钟输入。在图1_3中，额外数据通道的可能存在是由在用于第一数据链路Dtl的数据采样器(或第一数据采样器)130和跨越采样器(或第一跨越采样器)132后方并从数据采样器130和跨越采样器132有所偏移的矩形来示出的；在图4中，明确地示出了用于第二数据链路组件。
[0043]当电路在转发时钟模式中操作时，在控制逻辑150的控制下，在图1中示为虚线的数据缓冲器125与转发时钟缓冲器105之间的连接以及开关式鉴相器135与电荷泵112之间的连接被禁能。在一个实施例中，可以被控制逻辑150使能或禁能的这些连接中的每一个包括可以通过从控制逻辑电路150施加适当的栅极电压来接通(例如，使导通)或关断的一个或多个金属氧化物半导体场效应晶体管(metal oxide semiconductor fieldeffect transistor, MOSFET)。
[0044]参考图2A，在一个实施例中，图1的电路可以被重配置为充当在训练阶段中如图2A中配置的那样在第二(嵌入时钟)模式中操作的、用于嵌入时钟的时钟和数据恢复电路。在控制逻辑150的控制下，用于数据通道Dtl的链路数据输入与时钟输入之间的连接被使能，并且数据缓冲器125和本地相位恢复环被禁能，其中包括数据采样器130、跨越采样器132、开关式鉴相器135、数字环路滤波器140和相位插值器120。禁能的元件可以例如通过使其输入或输出被断开连接而被单独地或者作为一个功能块被禁能，其中断开连接是不然将会建立这些连接的MOSFET在控制逻辑150的控制下被关断的结果。
[0045]在图2A所示的嵌入时钟⑶R电路的训练阶段中，在数据通道Dtl上发送数据的发送器发送适当的比特图案，例如交替的一和零或者类似的更低频率图案，例如一和零的交替的群组，例如“00110011”或“0000111100001111”。分频器118被设定到与该比特图案相对应的比率N。在这个训练阶段中，锁相环获取锁定，即，压控振荡器116的频率被从初始(例如，自由运行)频率调整到正确的频率，该初始频率与对应于接收到的数据速率的频率可以相差百万分之几百个单位或者百万分之几千个单位以上。这个调整通过锁相环的动作来发生，例如，如果分频器118的输出处的相位滞后于接收到的比特图案的相位，则线性鉴相器110将检测该相位滞后，并且电荷泵112和模拟环路滤波器114将增大压控振荡器116的频率，直到在稳定状态，分频器118的输出处的相位与接收到的比特图案的相位基本相同或者保持基本相同、并且分频器118的输出处的频率与接收到的比特图案的频率基本相同为止。
[0046]在一个实施例中，一旦训练阶段完成并且压控振荡器116按正确的频率操作，控制逻辑150就将电路的配置改变到图2B中所示的第二(嵌入时钟)操作模式的跟踪阶段。这涉及使能任何否则被禁能的去往和来自数据缓冲器125、数据采样器130、跨越采样器132和开关式鉴相器135的连接以及开关式鉴相器135与电荷泵112之间的连接。其还涉及禁能分频器118、线性鉴相器110、转发时钟缓冲器105和数字环路滤波器140。在这个配置中，在数据通道Dtl上接收到的数据流一般不是一和零的交替群组的周期性比特图案，而是由发送器发送的任意数据流。与图1的配置中一样，开关式鉴相器135生成指示出正交时钟是领先还是滞后于数据缓冲器125的输出中的跨越点的信号。在图2B的配置中，开关式鉴相器135的输出馈送给电荷泵，电荷泵馈送给模拟环路滤波器114以校正压控振荡器116的频率，从而将压控振荡器116的相位锁定到数据的相位。在像图2B所示的实施例中那样恢复嵌入时钟的配置中，控制逻辑150除了使能某些元件并禁能其他元件以外还可以设定电荷泵112和模拟环路滤波器114中的参数以为提供可接受的性能和鲁棒性的锁相环提供环路形状和增益。从而，在嵌入时钟模式的第二阶段中，被称为数据通道Dtl的一个数据通道(其可以是数据通道中的任何一个)控制VCO的频率。其他数据通道接收VCO的输出并且每个其他数据通道(Dp D2等等)具有各自的本地相位恢复环，每个相位恢复环包括两个采样器130、132、开关式鉴相器135、数字环路滤波器140和相位插值器120。在一个实施例中，在第二操作模式的跟踪阶段中，第一相位恢复块(例如，由第一数据采样器130、第一跨越采样器132和第一开关式鉴相器135形成)的输出以使能连接来连接到受控振荡器(例如，VCO 116)的输入。在一个实施例中，在第二操作模式的训练阶段中，第