多时钟实时计数器的制造方法
【专利摘要】一种共享的实时计数器经配置以在被快时钟信号或慢时钟信号驱动时基于快时钟周期而提供准确的计数器输出。组合逻辑电路在到所述计数器的快时钟信号输入与到所述计数器的慢时钟输入之间提供无假信号的切换。所述计数器始终开启且当在快时钟模式中时针对快时钟的每个循环将其计数增加表示快时钟循环的适当有理数的计数，且当在慢时钟模式中时针对所述慢时钟信号的每个循环将其计数增加适当有理数的快时钟周期。
【专利说明】多时钟实时计数器
【技术领域】
[0001]本发明处于数字计数器电路领域中，且更特定来说，涉及包含时钟信号之间的无假信号切换的多时钟计数器。
【背景技术】
[0002]数字电路设计常常包含计数器电路以通过对电路设计中的各种时钟信号或其它信号的循环进行计数来测量事件之间的时间。在复杂的数字系统中，可在不同的处理单元之间共享实时计数器以跟踪时间。举例来说，此类共享的实时计数器常常包含可由高准确度晶体振荡器产生的高度准确或高分辨率时钟信号。
[0003]高分辨率时钟信号和高准确度晶体振荡器以非常高的频率操作，且比以较低的频率操作的较低分辨率时钟信号和较低准确度振荡器消耗多得多的能量。为了减少能量消耗，数字电路可经配置以在较低频率时钟信号适合于处理电路的操作时的若干周期期间关闭高频率时钟信号。
[0004]电路可经配置以在各种时间在快时钟信号源与慢时钟信号源之间切换某些时钟信号输入，从而节省能量。然而，快时钟信号与慢时钟信号之间的此类切换可向基于所切换的时钟信号提供计数的实时计数器的输出引入不准确性。因此，在低功率模式期间使用慢时钟信号的系统通常包含两个单独的计数器:由快时钟驱动的快计数器以及由慢时钟驱动的慢计数器。当低功率模式完整时，已基于慢计数器使用简单的算术将快计数器前进在低功率模式期间会通过的数目的快时钟周期。此双计数器方法不利地牵涉到多个计数器以及乘法电路或软件的使用。双计数器方法的另一缺点是基于快时钟的循环的实时计数可能在低功率模式期间不可用。
【发明内容】
[0005]为了更全面地理解本发明，现在参考以下详细描述和附图。在示范性方面中，共享的实时计数器经配置以在被快时钟信号或慢时钟信号驱动时基于快时钟周期而提供准确的计数器输出。组合逻辑电路在到所述计数器的快时钟信号输入与到所述计数器的慢时钟输入之间提供无假信号的切换。所述计数器输出当在快时钟模式中时针对快时钟的每个循环而增加第一数目的快时钟计数，例如一个计数，且当在慢时钟模式(例如，低功率模式)中时针对慢时钟信号的每个循环而增加适当第二数目的快时钟计数。
[0006]本发明的方面包含一种用于产生双模计数器的计数器输出的方法。所述方法包含:在第一信号路径上接收快时钟信号；在第二信号路径上接收慢时钟信号；以及在第三信号路径上接收时钟选择信号。所述时钟选择信号指示对快时钟模式或慢时钟模式的选择。时钟选择信号的转变与慢时钟信号同步。所述计数器输出响应于指示快时钟模式的时钟选择信号而针对快时钟信号的每一周期增加第一计数器增量。否则，所述计数器输出响应于指示慢时钟模式的时钟选择信号而针对慢时钟信号的每一周期增加第二计数器增量。所述第二计数器增量表示慢时钟信号的周期除以快时钟信号的周期的比率。[0007]本发明的方面包含计数器设备，所述计数器设备包含寄存器电路，所述寄存器电路进一步包含计数输入路径、计数输出路径和计数器时钟输入路径。所述电路还包含加法器电路，所述加法器电路具有第一加法器输入路径、第二加法器输入路径和加法器输出路径。所述加法器输出路径耦合到寄存器电路的计数输入路径且所述第二加法器输入路径耦合到寄存器电路的计数输出路径。根据本发明的方面，所述设备进一步包含多路复用器电路，所述多路复用器电路具有第一可选择输入路径、第二可选择输入路径、多路复用器输出路径和多路复用器选择器输入路径。所述多路复用器输出路径耦合到第一加法器输入路径。第一可选择输入路径耦合到第一计数器增量信号，且第二可选择输入路径耦合到第二计数器增量信号。假信号回避电路经配置以响应于时钟选择信号而将计数器时钟输入路径耦合到快时钟或慢时钟。假信号回避电路响应于时钟选择信号而将计数器增量选择信号提供给多路复用器选择器输入路径。所述计数器增量选择信号与慢时钟同步。
[0008]本发明的进一步方面包含一种计数器设备，所述计数器设备包含:用于在第一信号路径上接收快时钟信号的装置；用于在第二信号路径上接收慢时钟信号的装置；以及用于在第三信号路径上接收时钟选择信号的装置。所述时钟选择信号指示对快时钟模式或慢时钟模式的选择。所述设备包含用于使时钟选择信号的转变与慢时钟信号同步的装置。根据本发明的方面，所述计数器设备包含用于响应于指示快时钟模式的时钟选择信号而针对快时钟信号的每一周期将计数器的输出增加第一计数器增量的装置，以及用于响应于指示慢时钟模式的时钟选择信号而针对慢时钟信号的每一周期将所述计数器输出增加第二计数器增量的装置。所述第二计数器增量表示慢时钟信号的周期除以快时钟信号的周期的比率。
[0009]这已相当广泛地概述了本发明的特征及技术优点以便可较好地理解下文的详细描述。下文将描述本发明的额外特征和优点。所属领域的技术人员应了解，本发明可易于用作修改或设计其它结构以实行本发明的相同目的的基础。所属领域的技术人员还应认识至IJ，此类等效构造不会脱离如在所附权利要求书中所阐述的本发明的教示。当结合附图进行考虑时，将从以下描述更好地理解据信为本发明的特性的新颖特征(均关于其组织和操作方法)连同另外的目标和优点。然而，应明确地理解，仅出于说明和描述的目的而提供各图中的每一者，且其不希望作为对本发明的限制的界定。
【专利附图】
【附图说明】
[0010]呈现附图以辅助描述各方面。仅出于对各方面的说明的目的提供图式，且不对各方面进行限制。
[0011]图1是说明根据本发明的方面的始终开启的实时计数器设备的图。
[0012]图2是信号时序图，其展示根据本发明的方面的实时计数器中的时钟信号的无假信号切换期间的示范性信号状态。
[0013]图3是展示用于提供根据本发明的方面的始终开启的实时计数器的方法的过程流程图。
[0014]图4是展示其中可有利地采用根据本发明的方面的双时钟实时计数器的示范性无线通信系统的框图。【具体实施方式】
[0015]本发明的方面提供一种始终开启的计数器，所述计数器在正常操作期间使用的快时钟信号与可在低功率操作模式期间使用的慢时钟信号之间动态地切换。快时钟信号和慢时钟信号可彼此不同步。在正常操作期间，计数器针对每一快时钟循环而改变第一数目的计数。在低功率操作模式期间，在运行在慢时钟信号上时，计数器针对慢时钟信号的每一循环改变第二数目的计数。计数的第二数目与计数的第一数目的比率等于慢时钟周期与快时钟周期的比率。在一实例中，第一数目等于1，因此，计数器在正常操作期间针对快时钟信号的每一循环改变一个计数。
[0016]在说明性方面中，在快时钟正在运行时，计数器在快时钟信号(fclk_src)的每一上升沿上递增1个计数。恰在进入低功率模式且关闭快时钟的晶体振荡器之前，外部电路提供模式改变指示符。可以时钟选择信号(clk_sel)的状态改变的形式接收所述模式改变指示符。clk_sel信号用于以动态无假信号的方式将计数器的时钟的源从fclk_src切换到慢时钟信号(sclk_src)，且切换计数增量的值。在退出低功率模式且重启fclk_src晶体振荡器之后，clk_sel信号即刻再次被外部电路双态切换以指示模式改变。响应于clk_sel信号的状态改变，颠倒所述过程，借此计数器的时钟的源切换回到fclk_src信号，且计数增量的值切换回到1。
[0017]参考图1，描述根据本发明的至少一个方面的始终开启的实时计数器。所述实时计数器包含fclk_src路径102、sclk_src路径104和clk_sel路径106。第一触发器108包含耦合到sclk_src路径104的经反相时钟输入以及耦合到clk_sel路径106的数据输入。二输入“与”门110包含两个经反相输入(进而配置为“与非”门)。“与”门110的经反相输入中的一者耦合到第一触发器108的输出。“与”门110的另一经反相输入耦合到计数增量选择(cnt_sel)路径123。
[0018]“与”门110的输出耦合到第二触发器112的数据输入路径。第二触发器112的输出耦合到第三触发器114的数据输入。第二触发器112和第三触发器114各自包含耦合到fclk_src路径102的经反相时钟输入。另一二输入“与”门116包含耦合到第一触发器108的输出的非反相输入以及耦合到第三触发器114的经反相输入。“与”门116的输出耦合到cnt_sel路径123。
[0019]二输入“与”门118包含耦合到第三触发器114的输出的非反相输入以及耦合到fclk_src路径102的另一非反相输入。另一二输入“与”门120包含耦合到cnt_sel路径123的一个非反相输入以及耦合到sclk_src路径104的另一非反相输入。来自“与”门118和“与”门120的输出各自耦合到二输入“或”门122的输入。“或”门122的输出耦合到寄存器126的时钟输入(cnt_clk)。
[0020]二输入多路复用器124包含耦合到第一计数增量路径125的一个输入以及耦合到第二计数增量路径127的另一输入。多路复用器124的信号选择输入耦合到cnt_sel路径123。二输入加法器128包含耦合到多路复用器124的输出的一个输入以及耦合到寄存器126的输出的另一输入。加法器128的输出f禹合到寄存器126的数据输入。
[0021]根据本发明的方面,指示符(clk_sel)与时钟(sclk_src)同步。在内部，指示符与fclk_src的下降沿同步且用于在下降沿之后断开fclk_src。而且，根据本发明的方面，不需要使sclk_src的下降沿再同步，因为fclk_src的频率一般比sclk_src的频率高得多。举例来说，在fclk_src的频率是sclk_src的频率的至少五倍时，提供无假信号的操作。这在实际的实施方案中不会出现问题，因为fclk_src的频率将一般在比sclk_src快100倍到1000倍的范围中。因此，在改变模式时，不应在fclk_src的下一上升沿之前对sclk_src的上升沿进行计数。
[0022]在各种方面中，在fclk_src信号与sclk_src信号之间未暗示同步关系。fclk_src的频率与sclk_src的频率的比率可不一定是整数。因此，在说明性方面中，计数器包含固定点加法器以跟踪分数余数。
[0023]进一步与图1 一起参考在图2中展示的信号时序图来描述根据本发明的一个实例的实时计数器的操作。在此实例中，fclk_src信号的频率是21MHz且Sclk_Src信号的频率是4MHz。因此，快时钟与慢时钟的频率的比率(mult)是5.25。在所说明的情况下，仅对sclk_src信号的四个循环进行计数，从而产生具有零小数部分的计数值。应理解，在许多情况下，所述计数还可包含非零小数部分。
[0024]图2中所示的时序图说明在从正常操作转变到低功率模式以及从低功率模式转变回到正常操作期间在图1中所示的各种信号路径上的信号的相对时序。标记为fclk_src、sclk_src、clk_sel、cnt_clk、cnt_sel和cnt_out的行各自表不在图1中所不的其相应的信号路径上的信号。沿着图2的底部行还展示从0到37的时间周期序列以用于参考。
[0025]根据此实例，在正常操作中，fclk_src经由“与”门118和“或”门122而耦合到对寄存器126进行计时的cnt_clk。Cnt_sel为低，其控制多路复用器124将计数增量值1提供给加法器128。加法器将增量值加上上一计数器输出以产生下一计数值。在寄存器时钟输入处的cnt_clk的每一上升沿后，下一计数值即刻移位到寄存器中且当前计数值作为cnt_out而移出寄存器。
[0026]在大约时间间隔2处，clk_sel将状态改变为高，从而指示来自外部电路的信号进入低功率模式。clk_sel信号不传播穿过第一触发器108，直到在大约时间间隔5处将sclk_src的下一下降沿施加到至第一触发器108的经反相时钟输入为止。此对选择慢时钟操作的指示随后被提供给“与”门110和116且将到第二触发器112的输入从高改变为低。
[0027]在出现在大约时间间隔6处的fclk_src的下一下降沿之后，低信号状态即刻传播穿过第二触发器112到达第三触发器114的输入。在出现在大约时间间隔7处的fclk_src的下一下降沿之后，低信号状态即刻传播穿过第三触发器114到达“与”门118和“与”门116。到“与”门118的低输入关闭来自“或”门122的fclk_src且最终关闭来自寄存器126的时钟输入cnt_clk的fclk_src。同时，到“与”门116的经反相输入的相同低信号将“与”门116的输出状态(cnt_sel)从低改变为高。此致使多路复用器124开始将第二增量值(mult)提供给加法器128。此还致使“与”门120将sclk_src传递到“或”门122，且最终传递到寄存器126的时钟输入cnt_clk。
[0028]在大约时间间隔8处出现的sclk_src的下一上升沿之后，寄存器输出cnt_out即刻递增仅第一增量值‘1’，所述增量值已在从寄存器时钟cnt_clk关闭fclk_src之前从加法器移入。同时，从加法器128将递增第二增量值(mult)的下一计数移位到寄存器126中。
[0029]在大约时间间隔10处，外部电路关闭fclk_src以节省能量。这不影响计数器，所述计数器到现在响应于sclk_src而递增。sclk_src的下一上升沿在大约时间间隔13处出现，且施加到寄存器126的时钟输入cnt_clk。这致使寄存器126输出递增了第二增量值(mult)的计数，所述第二增量值在此实例中是5.25。响应于此相同的上升沿，从加法器128将进一步递增了 mult的新计数(例如，等于mult加上cnt_out)移位到寄存器126中。这在出现在大约时间间隔18处的Sclk_Src的下一上升沿之后即刻进行重复。
[0030]在大约时间间隔20处，clk_sel将状态改变为低，从而指示来自外部电路的信号进入正常操作模式。clk_sel信号不传播穿过第一触发器108，直到在大约时间间隔26处将sclk_src的下一下降沿施加到至第一触发器108的经反相时钟输入为止。此对使用fclk_src选择正常操作的指示随后被提供给与“与” 110和116且将到第二触发器112的输入从低改变为高。
[0031]在出现在大约时间间隔27处的fclk_src的下一下降沿之后，高信号状态即刻被传播穿过第二触发器112到达第三触发器114的输入。在出现在大约时间间隔28处的fclk_rc的下一下降沿之后，高信号状态即刻被传播穿过第三触发器114到达与“与”门118和“与”门116。到“与”门118的高输入开启到“或”门122的fclk_src且最终开启到寄存器126的时钟输入cnt_clk的fclk_src。同时，到“与”门116的经反相输入的相同高信号将“与”门116的输出状态(cnt_sel)从高改变为低。此致使多路复用器124开始将第一增量值(‘1’)提供给加法器128。此还致使“与”门120关闭到“或”门122的sclk_src,且最终关闭来自寄存器126的时钟输入cnt_clk的sclk_src。
[0032]在大约时间间隔28处出现的fclk_src的下一上升沿之后，寄存器输出cnt_out仍即刻递增第二增量值(mult)，所述增量值已在从寄存器时钟cnt_clk关闭sclk_src之前从加法器移入。同时，从加法器128将递增了第一增量值(‘1’)的下一计数移位到寄存器126 中。
[0033]fclk_src的下一上升沿在大约时间间隔29处出现，且被施加到寄存器126的时钟输入cnt_clk。这致使寄存器126输出递增了第一增量值‘1’的计数。响应于此相同的上升沿，从加法器128将进一步递增了 ‘1’的新计数(例如，等于1加上cnt_out)移位到寄存器126中。这在fclk_src的每一随后的循环的上升沿之后即刻进行重复。
[0034]参考图3来描述一种用于提供根据本发明的一个方面的始终开启的实时计数器的方法。所述方法包含:在方框302中在第一信号路径上接收快时钟信号；在方框304中在第二信号路径上接收慢时钟信号；以及在方框306中在第三信号路径上接收时钟选择信号。所述时钟选择信号指示对快时钟模式或慢时钟模式的选择。所述方法进一步包含在方框308中使时钟选择信号的转变与慢时钟同步。在方框310中，所述方法包含响应于指示快时钟模式的时钟选择信号而针对快时钟的每一周期将计数器输出增加第一计数器增量。在方框312中，所述方法包含响应于指不慢时钟模式的时钟选择信号而针对慢时钟的每一周期将计数器输出增加第二计数器增量。所述第二计数器增量等于慢时钟的周期除以快时钟的周期的比率。
[0035]图4展示其中可有利地采用根据本发明的一个方面的多时钟实时计数器的一方面的示范性无线通信系统400。出于说明的目的，图4展示三个远程单元420、430和450以及两个基站440。应认识到，典型的无线通信系统可具有多得多的远程单元和基站。远程单元420、430和450以及基站440中的任一者可包含例如本文中所揭示的改进的时钟电路。图4展示从基站440和远程单元420、430和450的前向链路信号480，以及从远程单元420、430和450到基站440的反向链路信号490。[0036]在图4中，将远程单元420展示为移动电话，将远程单元430展示为便携式计算机，且将远程单元450展示为无线本地环路系统中的固定位置远程单元。举例来说，远程单元可为手机、手持式个人通信系统(PCS)单元、平板计算机、例如个人数据助理等便携式数据单元，或例如仪表读取装备等固定位置数据单元。虽然图4说明可包含如本文中所揭示的改进的时钟系统的某些示范性远程单元，但所述时钟系统不限于这些示范性所说明的单元。可在其中需要慢时钟和快时钟的电子装置中合适地采用各方面。
[0037]虽然在包含(例如)“与”门、“或”门、触发器和寄存器的特定组合逻辑元件方面描述了本发明的某些方面，但应理解，包含(例如)反相器、“与非”门等的各种替代性组合逻辑元件经配置以提供本发明的范围内的所揭示的功能性。所属领域的技术人员可选择最佳地适合于特定电路布局的组合逻辑元件来执行所揭示的功能性。
[0038]虽然已在上文揭示了并入有本发明的原理的示范性方面，但本发明不限于所揭示的方面。而是，本申请案意在涵盖使用本发明的一般原理的对本发明的任何变化、使用或调适。此外，本申请案意在涵盖本发明所属的此项技术中已知的或为常识的与本发明的此类偏离，且其属于所附权利要求书的限制内。
【权利要求】
1.一种用于产生双模计数器的计数器输出的方法，其包括:在第一信号路径上接收快时钟信号；在第二信号路径上接收慢时钟信号；在第三信号路径上接收时钟选择信号，所述时钟选择信号指示对快时钟模式和慢时钟模式中的一者的选择；使所述时钟选择信号的转变与所述慢时钟信号同步；响应于所述时钟选择信号指示所述快时钟模式而针对所述快时钟信号的每一周期将所述计数器输出增加第一计数器增量；以及响应于所述时钟选择信号指示所述慢时钟模式而针对所述慢时钟信号的每一周期将所述计数器输出增加第二计数器增量，所述第二计数器增量包括所述慢时钟信号的所述周期除以所述快时钟信号的所述周期的比率。
2.根据权利要求1所述的方法，其进一步包括:延迟所述计数器的所述增加，直到响应于所述时钟选择信号从指示所述快时钟模式转变为指示所述慢时钟模式而在所述第二信号路径上接收到所述慢时钟信号的下一周期之后为止；针对所述转变之后的所述慢时钟信号的第一周期而将所述计数器输出增加所述第一计数器增量；以及针对所述转变之后的所述慢时钟信号的第二周期而将所述计数器增加所述第二计数器增量。`
3.根据权利要求2所述的方法，其进一步包括:响应于所述时钟选择信号从指示所述快时钟模式转变为指示所述慢时钟模式，在下一快时钟信号之前关断来自所述计数器的所述快时钟信号。
4.根据权利要求1所述的方法，其进一步包括:响应于所述时钟选择信号从指示所述慢时钟模式转变为指示所述快时钟模式，针对所述转变之后的所述快时钟信号的第一周期而将所述计数器输出增加所述第二计数器增量；以及针对所述转变之后的所述快时钟信号的第二周期而将所述计数器增加所述第一计数器增量。
5.根据权利要求1所述的方法，其进一步包括:将所述双模计数器集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、计算机、手持式个人通信系统PCS单元、便携式数据单元和固定位置数据单元中的至少一者中。
6.一种计数器设备，其包括:寄存器电路，其包含计数输入路径、计数输出路径和计数器时钟输入路径；加法器电路，其包含第一加法器输入路径、第二加法器输入路径和加法器输出路径，所述加法器输出路径耦合到所述寄存器电路的所述计数输入路径，且所述第二加法器输入路径耦合到所述寄存器电路的所述计数输出路径；多路复用器电路，其包含第一可选择输入路径、第二可选择输入路径、多路复用器输出路径和多路复用器选择器输入路径，所述多路复用器输出路径耦合到所述第一加法器输入路径，所述第一可选择输入路径耦合到第一计数器增量信号，且所述第二可选择输入路径耦合到第二计数器增量信号；以及假信号回避电路，其经配置以响应于时钟选择信号而将所述计数器时钟输入路径耦合到快时钟或慢时钟中的一者，且响应于所述时钟选择信号而将计数器增量选择信号提供给所述多路复用器选择器输入路径，所述计数器增量选择信号与所述慢时钟同步。
7.根据权利要求6所述的设备，其被集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、计算机、手持式个人通信系统PCS单元、便携式数据单元和固定位置数据单元中的至少一者中。
8.一种计数器设备，其包括:用于在第一信号路径上接收快时钟信号的装置；用于在第二信号路径上接收慢时钟信号的装置；用于在第三信号路径上接收时钟选择信号的装置，所述时钟选择信号指示对快时钟模式和慢时钟模式中的一者的选择；用于使所述时钟选择信号的转变与所述慢时钟信号同步的装置；用于响应于所述时钟选择信号指示所述快时钟模式而针对所述快时钟信号的每一周期将计数器的输出增加第一计数器增量的装置；以及用于响应于所述时钟选择信号指示所述慢时钟模式而针对所述慢时钟信号的每一周期将所述计数器输出增加第二计数器增量的装置，所述第二计数器增量包括所述慢时钟信号的所述周期除以所述快时钟信号的所述周期的比率。`
9.根据权利要求8所述的设备，其包括:用于延迟所述计数器的所述增加直到响应于所述时钟选择信号从指示所述快时钟模式转变为指示所述慢时钟模式而在所述第二信号路径上接收到所述慢时钟信号的下一周期之后为止的装置；用于针对所述转变之后的所述慢时钟信号的第一周期而将所述计数器输出增加所述第一计数器增量的装置；以及用于针对所述转变之后的所述慢时钟信号的第二周期而将所述计数器增加所述第二计数器增量的装置。
10.根据权利要求9所述的设备，其进一步包括:用于响应于所述时钟选择信号从指示所述快时钟模式转变为指示所述慢时钟模式而在下一快时钟信号之前关断来自所述计数器的所述快时钟信号的装置。
11.根据权利要求8所述的设备，其进一步包括:用于响应于所述时钟选择信号从指示所述慢时钟模式转变为指示所述快时钟模式而针对所述转变之后的所述快时钟信号的第一周期将所述计数器输出增加所述第二计数器增量的装置；以及用于针对所述转变之后的所述快时钟信号的第二周期将所述计数器增加所述第一计数器增量的装置。
12.根据权利要求8所述的设备，其被集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、计算机、手持式个人通信系统PCS单元、便携式数据单元和固定位置数据单元中的至少一者中。
13.一种用于产生双模计数器的计数器输出的方法，其包括以下步骤:在第一信号路径上接收快时钟信号；在第二信号路径上接收慢时钟信号；在第三信号路径上接收时钟选择信号，所述时钟选择信号指示对快时钟模式和慢时钟模式中的一者的选择；使所述时钟选择信号的转变与所述慢时钟信号同步；响应于所述时钟选择信号指示所述快时钟模式而针对所述快时钟信号的每一周期将所述计数器输出增加第一计数器增量；以及响应于所述时钟选择信号指示所述慢时钟模式而针对所述慢时钟信号的每一周期将所述计数器输出增加第二计数器增量，所述第二计数器增量包括所述慢时钟信号的所述周期除以所述快时钟信号的所述周期的比率。
14.根据权利要求13所述的方法，其进一步包括以下步骤:延迟所述计数器的所 述增加，直到响应于所述时钟选择信号从指示所述快时钟模式转变为指示所述慢时钟模式而在所述第二信号路径上接收到所述慢时钟信号的下一周期之后为止；针对所述转变之后的所述慢时钟信号的第一周期而将所述计数器输出增加所述第一计数器增量；以及针对所述转变之后的所述慢时钟信号的第二周期而将所述计数器增加所述第二计数器增量。
15.根据权利要求14所述的方法，其进一步包括以下步骤:响应于所述时钟选择信号从指示所述快时钟模式转变为指示所述慢时钟模式，在下一快时钟信号之前关断来自所述计数器的所述快时钟信号。
16.根据权利要求13所述的方法，其进一步包括以下步骤:响应于所述时钟选择信号从指示所述慢时钟模式转变为指示所述快时钟模式，针对所述转变之后的所述快时钟信号的第一周期而将所述计数器输出增加所述第二计数器增量；以及针对所述转变之后的所述快时钟信号的第二周期而将所述计数器增加所述第一计数器增量。
17.根据权利要求13所述的方法，其进一步包括以下步骤:将所述双模计数器集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、计算机、手持式个人通信系统PCS单元、便携式数据单元和固定位置数据单元中的至少一者中。
【文档编号】G06F1/14GK103733520SQ201280039221
【公开日】2014年4月16日 申请日期:2012年7月11日 优先权日:2011年7月11日
【发明者】马修·利瓦伊·西弗森 申请人:高通股份有限公司