专利名称：一种高速缓存处理方法及协议处理器高速缓存控制单元的制作方法
技术领域：
本发明涉及计算机领域和集成电路设计领域，具体涉及到一种高速缓存处理方法及协议处理器高速缓存控制单元。
背景技术：
高速缓存(Cache)通常指介于处理器和主存之间的高速小容量存储器，访问速度比主存快得多，匹配处理器的存取速度。Cache通常基于静态随机存储器(Static RandomAccess Memory,简称 SRAM)实现，SRAM 相对动态随机存储器(Dynamic Random AccessMemory，简称DRAM)的优点是速度快，缺点是成本高，面积大。Cache以主存几百分之一的容量映射一部分主存地址上的内容，当处理器访问的数据地址正好位于其映射之内时，处理器可直接对Cache进行操作，省却了访问主存的步骤，计算机的处理速度大大提升。CC-NUMA系统中数据按照地址划分均匀分布在各个结点的主存上，结点和结点之间按照Cache —致性协议进行数据通信，以发包收包的形式完成通信过程。结点和结点之间的通信包以协议报文的形式存在。结点从端口上接收到协议报文后需要通过协议处理器对其进行解析和处理。协议处理器中存在一定容量的Cache，用于存储最近使用的协议信息。若Cache命中，协议处理器直接对Cache进行操作,若Cache未命中，则向下一级存储器发起访问。协议处理器中的Cache控制单元用于接收其发出的Cache访问指令,对指令进行解析后向Cache发起对应的操作。通常实现协议处理器时将Cache控制单元与协议处理流水线设计成异步模式，即两者之间数据操作流程和时序不存在关联。协议处理流水线向Cache发出访问指令后就将该指令相关的协议报文挂起，等待Cache控制单元响应返回后再重新取出被挂起的协议报文，进入流水线重新进行协议解析和处理。这种实现方式的弊端是协议处理流水线无论Cache命中与否都不能同步操作Cache上的数据，每一条协议报文的处理均需等待若干个时钟周期的Cache访问时间，降低了协议处理的效率，增大了系统延迟。
发明内容
本发明要解决的技术问题是提供一种高速缓存处理方法及协议处理器高速缓存控制单元，解决现有技术中高速缓存控制单元与协议处理流水线异步设计导致的处理效率低并且系统延迟大的问题。为了解决上述技术问题，本发明提供了一种协议处理器高速缓存控制单元，所述高速缓存控制单元包括解析调度模块、标签阵列模块、数据阵列模块、接口通信模块；所述解析调度模块，用于接收来自不同源的指令，对各指令进行调度仲裁后为其中一个或多个指令分配处理权限，获得处理权限的指令为流水线高速缓存访问指令时对其进行解析，将译码数据发送至所述标签阵列模块，将译码数据和译码地址发送至所述标签阵列模块和所述数据阵列模块；还用于在所述流水线高速缓存访问指令为写指令时，将待写入数据发送至所述数据阵列模块；
所述标签阵列模块，用于根据所述译码数据判断出命中的路的标识称为命中信息后，将所述命中信息发送至所述数据阵列模块，向所述接口通信模块发送命中成功信息；所述数据阵列模块，用于选通所述命中信息中相应路的数据，进行相应的数据读出或待数据写入，还用于在读出数据后向所述接口通信模块发送读出的数据；所述接口通信模块，用于转发所述命中成功信息或者还同时转发从所述数据阵列模块接收到的数据。进一步地，上述高速缓存控制单元还可以具有以下特点所述解析调度模块，还用于根据接收到的指令的优先级分配处理权限，在多个指令同时有效时为优先级最高的指令分配处理权限。进一步地，上述高速缓存控制单元还可以具有以下特点所述解析调度模块，还用于将未获得处理权限的流水线高速缓存访问指令置入流水线指令挂起队列，还用于在指令调度仲裁中为所述流水线指令挂起队列的输出端的流水线高速缓存访问指令分配处理权限后，将此指令从所述流水线指令挂起队列中取出并处理。进一步地，上述高速缓存控制单元还可以具有以下特点所述标签阵列模块，还用于根据所述译码地址对各路标签发起读操作，判断读出结果均与所述译码数据不相同时，向所述接口通信模块发送命中失败信息；所述接口通信模块，还用于收到所述命中失败信息后，向下级存储器发起异步访问指令。进一步地，上述高速缓存控制单元还可以具有以下特点所述高速缓存控制模块还包括回填模块；所述接口通信模块，还用于收到所述下级存储器的数据响应后，通知所述回填模块；所述回填模块，用于向所述解析调度模块发起高速缓存回填指令；所述解析调度模块，还用于在为所述回填指令分配处理权限时，执行所述回填指令进行高速缓存回填，还用于在未为所述回填指令分配处理权限时，将所述回填指令置入回填指令挂起队列，在指令调度仲裁中为所述回填指令挂起队列的输出端的回填指令分配处理权限后，将此回填指令从所述回填指令挂起队列中取出并处理。进一步地，上述高速缓存控制单元还可以具有以下特点所述高速缓存控制模块还包括失效缓存模块；所述解析调度模块，还用于获知一流水线高速缓存访问指令命中失败后，将此流水线高速缓存访问指令写入失效缓存模块；所述失效缓存模块，用于在收到相应回填指令并完成回填后，激活所述失效缓存模块中相应地址的访问指令并向所述解析调度模块发送此指令。为了解决上述技术问题，本发明提供了一种高速缓存处理方法，包括解析调度模块接收来自不同源的指令，对各指令进行调度仲裁后为其中一个或多个指令分配处理权限，获得处理权限的指令为流水线高速缓存访问指令时对其进行解析，将译码数据发送至所述标签阵列模块，将译码数据和译码地址发送至所述标签阵列模块和所述数据阵列模块；在所述流水线高速缓存访问指令为写指令时，将待写入数据发送至所述数据阵列模块；所述标签阵列模块根据所述译码数据判断出命中的路的标识称为命中信息后，将所述命中信息发送至所述数据阵列模块，向所述接口通信模块发送命中成功信息；所述数据阵列模块选通所述命中信息中相应路的数据，进行相应的数据读出或待数据写入，在读出数据后向所述接口通信模块发送读出的数据；所述接口通信模块转发所述命中成功信息或者还同时转发从所述数据阵列模块接收到的数据。进一步地，上述方法还可以具有以下特点所述解析调度模块在多个指令同时有效时为优先级最高的指令分配处理权限。进一步地，上述方法还可以具有以下特点所述解析调度模块将未获得处理权限的流水线高速缓存访问指令置入流水线指令挂起队列，在指令调度仲裁中为所述流水线指令挂起队列的输出端的流水线高速缓存访问指令分配处理权限后，将此指令从所述流水线指令挂起队列中取出并处理。进一步地，上述方法还可以具有以下特点所述标签阵列模块根据所述译码地址对各路标签发起读操作，判断读出结果均与所述译码数据不相同时，向所述接口通信模块发送命中失败信息；接口通信模块收到所述命中失败信息后向下级存储器发起异步访问指令。进一步地，上述方法还可以具有以下特点所述接口通信模块收到所述下级存储器的数据响应后通知回填模块；所述回填模块向所述解析调度模块发起高速缓存回填指令；所述解析调度模块在为所述回填指令分配处理权限时，执行所述回填指令进行高速缓存回填，在未为所述回填指令分配处理权限时，将所述回填指令置入回填指令挂起队列，在指令调度仲裁中为所述回填指令挂起队列的输出端的回填指令分配处理权限后，将此回填指令从所述回填指令挂起队列中取出并处理。进一步地，上述方法还可以具有以下特点所述解析调度模块获知一流水线高速缓存访问指令命中失败后，将此流水线高速缓存访问指令写入失效缓存模块；所述失效缓存模块在收到相应回填指令并完成回填后，激活所述失效缓存模块中相应地址的访问指令并向所述解析调度模块发送此指令。本发明以高速缓存控制单元与协议处理流水线的同步Cache操作方式取代现有的异步操作方式，消除了异步操作方式带来的Cache访问延迟问题，完成了 Cache读写操作时序与协议处理器的流水线的全同步，实现高速缓存无缝隙访问和协议报文处理完全流水，减少了系统的延迟，提高了吞吐率。尤其在Cache命中时，使协议处理流水线同步操作Cache上的数据，提高了协议处理的效率，并且对各种指令以最优策略进行调度，减少了系统中的阻塞。
图1是实施例一中高速缓存控制单元的结构图；图2是实施例二中高速缓存控制单元的结构图3是闻速缓存访问流程图；图4是协议处理流水线不意图；图5是高速缓存指令译码格式示意图。
具体实施例方式为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。实施例一如图1所示，协议处理器高速缓存控制单元包括解析调度模块101、标签阵列模块102、数据阵列模块103、接口通信模块104。标签阵列模块102和数据阵列模块103中的路数相同，均为N路，N为正整数，例如N为8。解析调度模块101，用于接收来自不同源的指令，对各指令进行调度仲裁后为其中一个或多个指令分配处理权限，获得处理权限的指令为流水线高速缓存访问指令时对其进行解析，将译码数据发送至标签阵列模块102，将译码数据和译码地址发送至标签阵列模块102和数据阵列模块103 ;还用于在流水线高速缓存访问指令为写指令时，将待写入数据发送至数据阵列模块103。标签阵列模块102，用于根据译码数据判断出命中的路的标识称为命中信息后，将命中信息发送至数据阵列模块103，向接口通信模块104发送命中成功信息。数据阵列模块103，用于选通命中信息中相应路的数据，进行相应的数据读出或待数据写入，还用于在读出数据后向接口通信模块104发送读出的数据。接口通信模块104，用于转发命中成功信息或者还同时转发从数据阵列模块103接收到的数据。图1所示的结构中，接口通信模块104与协议处理单元相连，高速缓存访问指令为读指令并且命中成功时，接口通信模块104向协议处理单元发送命中成功信息和命中数据，协议处理单元将此两个数据组装成流水线标准形式。整个高速缓存读操作都在协议流水线的发射站和执行站之间进行，与协议处理器的流水线同步，不带来额外的间隙或系统延迟。执行站得到高速缓存的命中结果和命中数据将作为输入，进行逻辑运算。高速缓存访问指令为写指令并且命中成功时，接口通信模块104向协议处理单元发送命中成功信息，协议处理单元将命中成功信息组装成流水线标准形式。图1的结构实现了高速缓存控制单元与协议处理流水线的同步Cache操作方式，实现了对高速缓存的操作与协议处理流水线同步，消除了现有技术中异步操作方式带来的高速缓存访问延迟问题。解析调度模块101还用于根据指令的优先级分配处理权限，在多个指令同时有效时为优先级最高的指令分配处理权限；将未获得处理权限的流水线高速缓存访问指令置入流水线指令挂起队列，在指令调度仲裁中为流水线指令挂起队列的输出端的流水线高速缓存访问指令分配处理权限后，将此指令从流水线指令挂起队列中取出并处理。此队列为先入先出形式，数据宽度等同于或大于高速缓存的指令的长度，队列深度等同于或大于流水线流水站数量的2倍。当此队列中存储的指令个数大于等于一定数量时时，阻塞输入端，即停止接收发出的高速缓存访问指令，等待队列中被挂起的指令处理完毕再重新打开该输入端。解析调度模块101接收到的需要调度的不同源的指令包括流水线高速缓存访问指令、流水线指令挂起队列输出的指令。标签阵列模块102实现标签的读出和比较。具体执行为根据译码地址对N路标签发起读操作，将从各路读出的标签内容分别与译码数据进行比较，两者相等的一路即为命中(hit)的路。如果存在命中的路，将各命中路的标识进行组合构成命中信息发送至数据阵列模块103，向接口通信模块104发送命中成功信息；如果没有命中的路，即各路读出结果均与译码数据不相同时，向接口通信模块104发送命中失败信息。接口通信模块104除了与协议处理单元相连外还与下级存储器(下级存储器可以是主存，也可以另一级闪存)相连，收到命中失败信息后，向下级存储器发起异步访问指令，若干个时钟周期后下一级存储器访问操作结束返回数据响应，接口通信模块104接收下级存储器返回的响应结果。实施例二如图2所示，协议处理器高速缓存控制单元除了包括实施例一所述的解析调度模块101、标签阵列模块102、数据阵列模块103、接口通信模块104外，还包括回填模块105和失效缓存模块106。回填处理过程中接口通信模块104还用于收到下级存储器的数据响应后，通知回填模块105。回填模块105用于向解析调度模块101发起高速缓存回填指令。解析调度模块101还用于在为回填指令分配处理权限时，执行回填指令进行高速缓存回填，在未为回填指令分配处理权限时，将回填指令置入回填指令挂起队列，在指令调度仲裁中为回填指令挂起队列的输出端的回填指令分配处理权限后，将此回填指令从回填指令挂起队列中取出并处理。回填指令挂起队列以先入先出方式实现，原理与流水线指令挂起队列相同。失效缓存处理过程中解析调度模块101还用于获知一流水线高速缓存访问指令命中失败后，将此流水线高速缓存访问指令写入失效缓存模块106。失效缓存模块106用于在收到相应回填指令并完成回填后，激活失效缓存模块中相应地址的访问指令并向解析调度模块101发送此指令。本实施例中，解析调度模块101接收到需要调度的不同源的指令包括流水线高速缓存访问指令，流水线指令挂起队列输出的指令，回填模块105输出的回填指令，回填指令挂起队列输出的指令，失效缓存模块106输出的缓存的指令。对于应于上述模块结构，本发明的高速缓存处理方法包括解析调度模块101接收来自不同源的指令，对各指令进行调度仲裁后为其中一个或多个指令分配处理权限，获得处理权限的指令为流水线高速缓存访问指令时对其进行解析，将译码数据发送至标签阵列模块102，将译码数据和译码地址发送至标签阵列模块102和数据阵列模块103 ;在流水线高速缓存访问指令为写指令时，将待写入数据发送至数据阵列模块103。标签阵列模块102根据译码数据判断出命中的路的标识称为命中信息后，将命中信息发送至数据阵列模块103，向接口通信模块104发送命中成功信息；数据阵列模块103选通命中信息中相应路的数据，进行相应的数据读出或待数据写入，在读出数据后向接口通信模块104发送读出的数据；接口通信模块104转发命中成功信息或者还同时转发从数据阵列模块104接收到的数据。解析调度模块101将未获得处理权限的流水线高速缓存访问指令置入流水线指令挂起队列，在指令调度仲裁中为所述流水线指令挂起队列的输出端的流水线高速缓存访问指令分配处理权限后，将此指令从所述流水线指令挂起队列中取出并处理。标签阵列模块102根据译码地址对各路标签发起读操作，判断读出结果均与译码数据不相同时，向接口通信模块104发送命中失败信息；接口通信模块104收到命中失败信息后向下级存储器发起异步访问指令。接口通信模块104收到下级存储器的数据响应后通知回填模块105 ;回填模块105向解析调度模块101发起高速缓存回填指令；解析调度模块101在为回填指令分配处理权限时，执行回填指令进行高速缓存回填，在未为回填指令分配处理权限时，将回填指令置入回填指令挂起队列，在指令调度仲裁中为所述回填指令挂起队列的输出端的回填指令分配处理权限后，将此回填指令从所述回填指令挂起队列中取出并处理。解析调度模块101获知一流水线高速缓存访问指令命中失败后，将此流水线高速缓存访问指令写入失效缓存模块106 ;失效缓存模块106在收到相应回填指令并完成回填后，激活失效缓存模块106中相应地址的访问指令并向解析调度模块101发送此指令。图3描述了高速缓存控制单元的指令处理流程。协议流水线的发射站(SD)发出高速缓存访问指令，解析调度模块101进行指令译码并进行多指令仲裁和调度，调度成功获得仲裁权限的指令得到处理。标签阵列模块102使用指令译码地址和译码数据计算出是否命中(Hit)，未命中(Miss)时，标签阵列模块102向接口通信模块104发送命中失败信息，接口通信模块104发出命中失败信息，并向下级存储器发出异步读指令，解析调度模块101将此指令存储失效缓存模块等待后续调度。标签阵列模块102使用指令译码地址和译码数据计算命中(Hit)时，数据阵列模块103进行相应路的数据选通，输出命中路的数据，标签阵列模块102向接口通信模块104发送命中成功信息，接口通信模块104在此指令类型为流水线时，输出命中成功信息和命中数据，等待流水线执行站(EX)完成后发起高速缓存写操作，协议流水线在写回站(WB)发起高速缓存写操作，解析调度模块101分别驱动标签阵列和数据阵列的写端口将数据写入对应地址；接口通信模块104在此指令类型不为流水线时，输出命中失败结果，解析调度模块101将此指令写入流水线挂起队列。上述为一个完整的与高速缓存相关的协议报文处理流程。图4描述了协议处理流水线的各级流水站。解析调度模块101在发射站(SD)和执行站(EX)之间进行多个不同来源指令的调度仲裁以及选通指令相应的高速缓存读操作。在写回站(WB)之后进行对应的高速缓存写操作。整个过程与协议流水线同步，不占用额外的延迟。协议报文能够以数据流(Packets Flow)的方式在系统中处理，报文与报文之间无需插入气泡。图5描述了高速缓存的指令译码格式。高速缓存访问指令分为5段，第一段为协议信息索引域(Packetlnfo Index),作为Cache Line中协议信息的选择信号。第二段为标签数据域(Tag Data)，用于标签阵列内容的比较和回填时标签的写入。第三段为标签地址域(Tag Addr)，作为标签阵列和数据阵列的读操作地址。第四段为空洞(Hole)，作为缺省域。第五段为指令类型域(Cmd)，用于按照不同的指令对其进行编码，高速缓存控制单元根据编码类型做出相应操作。当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。本领域普通技术人员可以理解上述方法中的全部或部分步骤可通过程序来指令相关硬件完成，所述程序可以存储于计算机可读存储介质中，如只读存储器、磁盘或光盘等。可选地，上述实施例的全部或部分步骤也可以使用一个或多个集成电路来实现。相应地，上述实施例中的各模块/单元可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。本发明不限制于任何特定形式的硬件和软件的结合。
权利要求
1.一种协议处理器高速缓存控制单元，其特征在于， 所述高速缓存控制单元包括解析调度模块、标签阵列模块、数据阵列模块、接口通信模块； 所述解析调度模块，用于接收来自不同源的指令，对各指令进行调度仲裁后为其中一个或多个指令分配处理权限，获得处理权限的指令为流水线高速缓存访问指令时对其进行解析，将译码数据发送至所述标签阵列模块，将译码数据和译码地址发送至所述标签阵列模块和所述数据阵列模块；还用于在所述流水线高速缓存访问指令为写指令时，将待写入数据发送至所述数据阵列模块； 所述标签阵列模块，用于根据所述译码数据判断出命中的路的标识称为命中信息后，将所述命中信息发送至所述数据阵列模块，向所述接口通信模块发送命中成功信息； 所述数据阵列模块，用于选通所述命中信息中相应路的数据，进行相应的数据读出或待数据写入，还用于在读出数据后向所述接口通信模块发送读出的数据； 所述接口通信模块，用于转发所述命中成功信息或者还同时转发从所述数据阵列模块接收到的数据。
2.如权利要求1所述的高速缓存控制单元，其特征在于， 所述解析调度模块，还用于根据接收到的指令的优先级分配处理权限，在多个指令同时有效时为优先级最高的指令分配处理权限。
3.如权利要求1所述的高速缓存控制单元，其特征在于， 所述解析调度模块，还用于将未获得处理权限的流水线高速缓存访问指令置入流水线指令挂起队列，还用于在指令调度仲裁中为所述流水线指令挂起队列的输出端的流水线高速缓存访问指令分配处理权限后，将此指令从所述流水线指令挂起队列中取出并处理。
4.如权利要求1所述的高速缓存控制单元，其特征在于， 所述标签阵列模块，还用于根据所述译码地址对各路标签发起读操作，判断读出结果均与所述译码数据不相同时，向所述接口通信模块发送命中失败信息； 所述接口通信模块，还用于收到所述命中失败信息后，向下级存储器发起异步访问指令。
5.如权利要求4所述的高速缓存控制单元，其特征在于， 所述高速缓存控制模块还包括回填模块； 所述接口通信模块，还用于收到所述下级存储器的数据响应后，通知所述回填模块； 所述回填模块，用于向所述解析调度模块发起高速缓存回填指令； 所述解析调度模块，还用于在为所述回填指令分配处理权限时，执行所述回填指令进行高速缓存回填，还用于在未为所述回填指令分配处理权限时，将所述回填指令置入回填指令挂起队列，在指令调度仲裁中为所述回填指令挂起队列的输出端的回填指令分配处理权限后，将此回填指令从所述回填指令挂起队列中取出并处理。
6.如权利要求5所述的高速缓存控制单元，其特征在于， 所述高速缓存控制模块还包括失效缓存模块； 所述解析调度模块，还用于获知一流水线高速缓存访问指令命中失败后，将此流水线高速缓存访问指令写入失效缓存模块； 所述失效缓存模块，用于在收到相应回填指令并完成回填后，激活所述失效缓存模块中相应地址的访问指令并向所述解析调度模块发送此指令。
7.一种高速缓存处理方法，其特征在于， 解析调度模块接收来自不同源的指令，对各指令进行调度仲裁后为其中一个或多个指令分配处理权限，获得处理权限的指令为流水线高速缓存访问指令时对其进行解析，将译码数据发送至所述标签阵列模块，将译码数据和译码地址发送至所述标签阵列模块和所述数据阵列模块；在所述流水线高速缓存访问指令为写指令时，将待写入数据发送至所述数据阵列模块； 所述标签阵列模块根据所述译码数据判断出命中的路的标识称为命中信息后，将所述命中信息发送至所述数据阵列模块，向所述接口通信模块发送命中成功信息； 所述数据阵列模块选通所述命中信息中相应路的数据，进行相应的数据读出或待数据写入，在读出数据后向所述接口通信模块发送读出的数据； 所述接口通信模块转发所述命中成功信息或者还同时转发从所述数据阵列模块接收到的数据。
8.如权利要求7所述的方法，其特征在于， 所述解析调度模块在多个指令同时有效时为优先级最高的指令分配处理权限。
9.如权利要求7所述的方法，其特征在于， 所述解析调度模块将未获得处理权限的流水线高速缓存访问指令置入流水线指令挂起队列，在指令调度仲裁中为所述流水线指令挂起队列的输出端的流水线高速缓存访问指令分配处理权限后，将此指令从所述流水线指令挂起队列中取出并处理。
10.如权利要求 7所述的方法，其特征在于， 所述标签阵列模块根据所述译码地址对各路标签发起读操作，判断读出结果均与所述译码数据不相同时，向所述接口通信模块发送命中失败信息； 接口通信模块收到所述命中失败信息后向下级存储器发起异步访问指令。
11.如权利要求10所述的方法，其特征在于， 所述接口通信模块收到所述下级存储器的数据响应后通知回填模块； 所述回填模块向所述解析调度模块发起高速缓存回填指令； 所述解析调度模块在为所述回填指令分配处理权限时，执行所述回填指令进行高速缓存回填，在未为所述回填指令分配处理权限时，将所述回填指令置入回填指令挂起队列，在指令调度仲裁中为所述回填指令挂起队列的输出端的回填指令分配处理权限后，将此回填指令从所述回填指令挂起队列中取出并处理。
12.如权利要求11所述的高速缓存控制单元，其特征在于， 所述解析调度模块获知一流水线高速缓存访问指令命中失败后，将此流水线高速缓存访问指令写入失效缓存模块； 所述失效缓存模块在收到相应回填指令并完成回填后，激活所述失效缓存模块中相应地址的访问指令并向所述解析调度模块发送此指令。
全文摘要
本发明公开了一种高速缓存处理方法及协议处理器高速缓存控制单元，高速缓存控制单元包括解析调度模块、标签阵列模块、数据阵列模块、接口通信模块；解析调度模块用于将译码数据发送至标签阵列模块，将译码数据和译码地址发送至标签阵列模块和数据阵列模块。标签阵列模块用于根据译码数据判断出命中的路的标识称为命中信息。数据阵列模块用于选通命中信息中相应路的数据。接口通信模块用于转发命中成功信息或者还同时转发从数据阵列模块接收到的数据。本发明以高速缓存控制单元与协议处理流水线的同步高速缓存操作方式取代现有的异步操作方式，消除了异步操作方式带来的高速缓存访问延迟问题。
文档编号G06F15/76GK103077132SQ201310004920
公开日2013年5月1日 申请日期2013年1月7日 优先权日2013年1月7日
发明者周恒钊, 陈继承 申请人:浪潮(北京)电子信息产业有限公司