专利名称：用于集成电路设计的并行综合方法及其系统的制作方法
技术领域：
本发明涉及集成电路设计领域，特别涉及用于集成电路设计的并行综合方法及其系统。
背景技术：
综合是将高层次硬件描述格式转变成低层次硬件描述格式的过程。寄存器传输级综合(RTL Synthesis)是将用硬件描述语言(Hardware Description Language,简称“HDL”)如Verilog或VHDL描述的寄存器传输级电路转变成带有功能信息的门级电路的过程。门级综合(Gate-level Synthesis)是将带有功能信息的门级电路转换成带有物理信息的门级电路的过程。物理级综合(Physical Synthesis)是将带有物理信息的门级电路根据集成电路制造厂的规则决定在最终物理芯片的位置和相互连接导线形状的过程。绝大部分硬件电路设计都是用HDL语言描述寄存器传输级硬件行为，然后由集成电路设计自动化软件生成门级电路，进行各种门级和物理级优化，最后产生集成电路制造厂能接受的物理级描述格式。寄存器传输级到物理级综合的传统流程如图1所示。首先，对硬件描述语言进行语言分析并生成一个描述语言内部关系的语法树，对语法树进行语义分析以构造一个控制数据流程图(Control Date Flow Graph,简称“Q)FG”)。第二步是在CDFG上寻找各种特定的模式进行优化，例如资源共享优化、算术逻辑优化、逻辑树的平衡等，将每个CDFG结点都生成门级电路。第三步是对门级电路进行各种变形优化，根据物理制造工艺产生相匹配的物理级门电路。第四步是物理级优化，根据物理制造工艺决定门单元的位置和互连线的形状，根据门单元的物理位置和互连线形状调整门单元的功能。最后计算物理级电路的各方面性能。面积、速度和功耗是最主要的三个指标。如果所有指标都满足设计目标，综合成功完成，输出电路物理设计方案；如果指标没有满足设计目标，综合流程需要根据指标的偏差决定有选择性地重新进行物理级优化，门级优化，甚至是CDFG优化。本发明的发明人发现，这样的循环优化过程常常需要多个循环才能满足设计目标，花费很长的计算机运行时间，严重影响集成电路硬件设计的效率。并且由于每个循环都是在一个特定CDFG结构上进行局部优化，没有全局同时考虑CDFG的多种变形结构，多次循环也不能产生最好的电路。
发明内容
本发明的目的在于提供一种用于集成电路设计的并行综合方法及其系统，其极大地缩短了综合的时间，并能得到性能最优的低层次硬件电路。为解决上述技术问题，本发明的实施方式公开了一种用于集成电路设计的并行综合方法，上述综合是将高层次硬件描述转变成低层次硬件描述，该方法包括以下步骤:分析步骤对硬件描述语言HDL进行分析以构造原始控制数据流程图CDFG;构建步骤生成原始CDFG的特定模式子图的多个结构不同的功能等价子图，并组合上述特定模式子图的功能等价子图以形成多个CDFG;优化步骤对多个CDFG进行并行处理和优化以同时生成多个低层次硬件电路；选择步骤从多个低层次硬件电路中选择性能最优的低层次硬件电路；输出步骤输出满足集成电路设计要求的上述性能最优的低层次硬件电路。本发明的实施方式还公开了一种用于集成电路设计的并行综合系统，上述综合是将高层次硬件描述转变成低层次硬件描述，该系统包括:分析模块用于对硬件描述语言HDL进行分析以构造原始控制数据流程图CDFG;构建模块用于生成原始CDFG的特定模式子图的多个结构不同的功能等价子图，并组合上述特定模式子图的功能等价子图以形成多个CDFG;优化模块用于对多个CDFG进行并行处理和优化以同时生成多个低层次硬件电路；选择模块用于从多个低层次硬件电路中选择性能最优的低层次硬件电路；输出模块用于输出满足集成电路设计要求的上述性能最优的低层次硬件电路。本发明实施方式与现有技术相比，主要区别及其效果在于:本发明利用计算机技术中的并行处理能力，同时生成原始CDFG中的特定模式子图的多个功能等价子图，将各特定模式子图的功能等价子图组合形成多个CDFG，并对上述多个CDFG进行并行处理和优化，同时生成多个低层次硬件电路，最后一次性选择确定性能最优的低层次硬件电路，因此多个CDFG需要的综合时间只是传统综合流程一个循环的时间，极大地缩短了综合所需的时间，并且由于所有功能等价子图的组合都被构造成专门的CDFG而单独优化，上述并行综合经并行搜索最后确定的最优电路就是所有解决空间中能找到的最优结果。进一步地，上述特定模式子图的多个功能等价子图以链表形式或阵列形式保存于超级CDFG中，便于对上述功能等价子图的管理和组合，从而可从全局同时考虑CDFG的多种变形结构，以有效地找出最优电路。进一步地，在组合上述特定模式子图的功能等价子图以形成多个⑶FG前进行两级选择删减，进一步地缩减了综合时间。
图1是现有的综合流程不意图；图2是本发明第一实施方式中一种并行综合方法的流程示意图；图3是本发明第二实施方式中一种并行综合方法的构建步骤的流程示意图；图4是本发明第二实施方式中对原始CDFG进行特定模式子图识别的示意图；图5是本发明第二实施方式中一种⑶FG共享子图；图6、图7分别是图5的一种功能等价子图；图8是本发明第二实施方式中保存所有功能等价子图的超级CDFG的示意图；图9是本发明第三实施方式中一种并行综合系统的结构示意图；图10是本发明第三实施方式中一种并行综合系统的结构示意图；图11是本发明第四实施方式中一种并行综合系统的构建模块的结构示意图。
具体实施例方式在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地详细描述。本发明第一实施方式涉及一种用于集成电路设计的并行综合方法。图2是该并行综合方法的流程示意图。上述综合是将高层次硬件描述转变成低层次硬件描述，如图2所示，该方法包括以下步骤:分析步骤对硬件描述语言HDL进行分析以构造原始控制数据流程图⑶FG。可以理解，⑶FG是包括控制结点和数据处理结点的有向图。构建步骤生成原始CDFG的特定模式子图的多个结构不同的功能等价子图，并组合上述特定模式子图的功能等价子图以形成多个CDFG。优化步骤对多个CDFG进行并行处理和优化以同时生成多个低层次硬件电路。选择步骤从多个低层次硬件电路中选择性能最优的低层次硬件电路。可以理解，在上述性能中，面积、速度和功耗是最主要的三个指标。输出步骤输出满足集成电路设计要求的上述性能最优的低层次硬件电路。可选地，上述综合是从寄存器传输级到物理级的综合，即将用HDL语言(Verilog或VHDL)描述的寄存器传输级电路转变成物理级电路，则在该综合的优化步骤中，每个CDFG都单独经过CDFG优化、门级优化、物理级优化而生成单独的物理级电路；上述综合也可以是从寄存器传输级到门级的综合，则在该综合的优化步骤中，每个CDFG都单独经过CDFG优化、门级优化而生成单独的门级电路。此外，由于现在的计算机技术已经发展到云计算时代，计算机技术提供了至少两个层次的并行计算技术:(1)云端的多台计算机同时进行分布式计算；(2)每一台计算机都具有多线程的并行计算能力，有的计算机还配备了有成百上千微处理单元的图形处理器。因此，可以理解，在各实施方式中，可以由计算机网络中多台计算机进行并行综合，也可以由一台计算机中的多个微处理核进行并行综合。本发明利用计算机技术中的并行处理能力，同时生成原始CDFG中的特定模式子图的多个功能等价子图，将各特定模式子图的功能等价子图组合形成多个CDFG，并对上述多个CDFG进行并行处理和优化，同时生成多个低层次硬件电路，最后一次性选择确定性能最优的低层次硬件电路，因此多个CDFG需要的综合时间只是传统综合流程一个循环的时间，极大地缩短了综合所需的时间，并且由于所有功能等价子图的组合都被构造成专门的CDFG而单独优化，上述并行综合经并行搜索最后确定的最优电路就是所有解决空间中能找到的最优结果。本发明第二实施方式涉及一种用于集成电路设计的并行综合方法。图3是该并行综合方法中构建步骤的流程示意图。第二实施方式在第一实施方式的基础上进行了改进，主要对构建步骤进行了改进。具体地说:如图3所示,上述构建步骤包括以下步骤:
步骤A对原始CDFG进行特定模式子图识别，并生成上述特定模式子图的多个结构不同的功能等价子图。可以理解，上述功能等价子图因为结构的不同而具有不同的面积、速度和功耗等性能。步骤B基于原始CDFG，构造上述特定模式子图的所有功能等价子图以形成超级CDFG;步骤C通过组合超级⑶FG中上述特定模式子图的功能等价子图，形成多个⑶FG。作为优选实施方 式，在上述构建步骤中，这些功能等价子图的组合是与选择删减相结合的穷举组合。可以理解，在本发明的其他实施方式中，也可以采用其他的组合方式，只要能得到CDFG的多种变形即可。穷举组合是依次选择每个特定模式的每个功能等价子图形成一个完整的CDFG。对于具有k个特定模式的超级CDFG，将每个特定模式的功能等价子图数目依次表示为Ii1, n2,…，nk,经过穷举组合后超级CDFG可构造的CDFG数目为构造出的CDFG数目可能很多，因此，本发明技术方案中用选择删减方法来降低n，优选地，该选择删减为两级选择删减:第一级删减是只生成具有物理级实现时特定电路硬件的特定模式子图的功能等价子图。在一个优选的例子中，主要识别以下几种特定模式子图:(I)只包含两个或两个以上算术功能结点(如加法器、减法器、乘法器、除法器等)的算术子图；(2)只包含两个或两个以上多路选择器的控制子图；(3) 一个多路选择器的两个数据输入分别是算术子图的共享子图。如图4所示，四个特定模式被提取出:G1，树状多路选择器子图；G2，加法器共享子图；G3，包含乘法器和加法器的算术子图；G4，链状多路选择器子图。图5给出模式识别找出的一个共享子图实例，一个多路选择器的两个数据输入分别是算术子图，一个算术子图实现a*b+c的算术功能，另一个算术子图实现e*f+d的功能，多路选择器的输出I的值由选择信号s决定是a*b+c的结果，还是e*f+d的结果。图6子图具有多个结构不同的功能等价子图。图6给出的是选择器在乘法器和加法器中间的一种功能等价子图。图7给出的是选择器在a/b/c/d/e/f输入端的一种功能等价子图。图5、图6、图7子图虽然功能等价，但是它们的性能指标都不一样。具体分析如下:图5 (选择器在y输出端):使用2个乘法器，2个加法器，I个多路选择器，从信号s到输出I的最长时间延迟只有I个多路选择器的延迟；图6 (选择器在乘法器和加法器中间):使用2个乘法器，I个加法器，2个多路选择器，从信号s到输出y的最长时间延迟是I个多路选择器和I个加法器的累加延迟；图7 (选择器在a/b/c/d/e/f输入端):使用I个乘法器，I个加法器，3个多路选择器，从信号s到输出y的最长时间延迟是I个多路选择器、I个乘法器和I个加法器的累加延迟。在综合流程中，每个信号的时间延时信息是随着不同子图的选择而变化，尤其是流程最初CDFG上的时间延时信息非常不确定，因为在流程初级阶段每个结点还没有具体电路实现。在传统综合流程中，通常都做贪婪式的选择，每个子图都选择面积最小的结构或者是特定信号时间延迟最小的结构。但是因为每个结点还没有具体电路实现，面积和时间延迟都只能估计，无法准确计算。当贪婪地选择了一个可能错误的特定结构后，这个错误的特定结构又进一步影响下一步的CDFG结构优化选择。而本发明通过特定模式子图的多个功能等价子图，从全局同时考虑CDFG的多种变形结构，可有效地找出最优电路。可以理解，在本发明的其他实施方式中，也可以根据需要识别其他特定模式子图，生成多个功能等价子图，从而从全局同时考虑CDFG的多种变形结构，以有效地找出最优电路，并不限于上述几种特定模式。第二级删减是在组合上述特定模式子图的功能等价子图前分析过滤掉综合性能明显差于原始特定模式子图的功能等价子图。在组合上述特定模式子图的功能等价子图以形成多个CDFG前进行两级选择删减，进一步地缩减了综合时间。此外，可以理解，在本发明的其他实施方式中，也可进行一级选择删减，甚或不进行选择删减，直接穷举组合，也能实现本发明的技术方案。优选地，上述每个特定模式子图的多个功能等价子图以阵列形式或链表形式保存于超级⑶FG中。如图8所示，Gl-1、G1-2与Gl保存在一起，G2-1与G2保存在一起，G3-1与G3保存在一起，G4-l、G4-2与G4保存在一起，则每个特定模式子图具有至少两个结构不同的功能等价子图。上述特定模式子图的多个功能等价子图以链表形式或阵列形式保存于超级CDFG中，便于对上述功能等价子图的管理和组合，从而可从全局同时考虑CDFG的多种变形结构，以有效地找出最优电路。此外，可以理解，在本发明的其他实施方式中，上述功能等价子图也可以其他形式保存于该超级⑶FG中。本发明的各方法实施方式均可以以软件、硬件、固件等方式实现。不管本发明是以软件、硬件、还是固件方式实现，指令代码都可以存储在任何类型的计算机可访问的存储器中(例如永久的或者可修改的，易失性的或者非易失性的，固态的或者非固态的，固定的或者可更换的介质等等)。同样，存储器可以例如是可编程阵列逻辑(Programmable ArrayLogic，简称“PAL”)、随机存取存储器(Random Access Memory，简称“RAM”)、可编程只读存储器(Programmable Read Only Memory,简称“PR0M”)、只读存储器(Read-Only Memory,简称“ROM”)、电可擦除可编程只读存储器(Electrically Erasable Programmable ROM,简称“EEPR0M”)、磁盘、光盘、数字通用光盘(Digital Versatile Disc，简称“DVD”)等等。本发明第三实施方式涉及一种用于集成电路设计的并行综合系统。图9，图10是该并行综合系统的结构示意图。该综合是将高层次硬件描述转变成低层次硬件描述，如图9所示,上述系统包括:分析模块用于对硬件描述语言HDL进行分析以构造原始控制数据流程图CDFG;构建模块用于生成原始CDFG的特定模式子图的多个结构不同的功能等价子图，并组合上述特定模式子图的功能等价子图以形成多个CDFG;优化模块用于对多个CDFG进行并行处理和优化以同时生成多个低层次硬件电路。
选择模块用于从多个低层次硬件电路中选择性能最优的低层次硬件电路。输出模块用于输出满足集成电路设计要求的上述性能最优的低层次硬件电路。可选地，上述综合是从寄存器传输级到物理级的综合，则上述优化模块包括⑶FG优化单元、门级优化单元、物理级优化单元，其对每个CDFG分别单独进行CDFG优化、门级优化、物理级优化而生成单独的物理级电路；上述综合也可以是从寄存器传输级到门级的综合，则上述优化模块包括CDFG优化单元、门级优化单元，其对每个CDFG分别单独进行CDFG优化、门级优化而生成单独的门级电路。优选地，如图10所示，上述系统可由相互电连接的多个处理器和分别与上述多个处理器电连接的存储器、显示器实现。上述多个处理器中的一个，用于控制上述存储器输出该存储器中存储的高层次硬件描述信息，并将根据该高层次硬件描述信息通过组合特定模式子图的功能等价子图形成的多个⑶FG输出给上述多个处理器；上述多个处理器，用于将上述多个⑶FG并行优化后生成的多个低层次硬件电路中性能最优的低层次硬件电路输出给上述显示器显示。可选地，上述处理器为中央处理器，图形处理器，或中央处理器和图形处理器的组
口 ο本发明利用计算机技术中的并行处理能力，同时生成原始CDFG中的特定模式子图的多个功能等价子图，将各特定模式子图的功能等价子图组合形成多个CDFG，并对上述多个CDFG进行并行处理和优化，同时生成多个低层次硬件电路，最后一次性选择确定性能最优的低层次硬件电路，因此多个CDFG需要的综合时间只是传统综合流程一个循环的时间，极大地缩短了综合所需的时间，并且由于所有功能等价子图的组合都被构造成专门的CDFG而单独优化，上述并行综合系统经并行搜索最后确定的最优电路就是所有解决空间中能找到的最优结果。第一实施方式是与本实施方式相对应的方法实施方式，本实施方式可与第一实施方式互相配合实施。第一实施方式中提到的相关技术细节在本实施方式中依然有效，为了减少重复，这里不再赘述。相应地，本实施方式中提到的相关技术细节也可应用在第一实施方式中。本发明第四实施方式涉及一种用于集成电路设计的并行综合系统。图11是该并行综合系统的结构示意图。第四实施方式在第三实施方式的基础上进行了改进，主要改进对构建模块进行了改进。具体地说:如图11所示，上述构建模块包括:⑶FG子图生成单元用于对原始⑶FG进行特定模式子图识别，并生成特定模式子图的多个结构不同的功能等价子图。超级⑶FG生成单元用于基于原始⑶FG，构造上述特定模式子图的所有功能等价子图以形成超级CDFG;组合单元用于组合超级⑶FG中上述特定模式子图的功能等价子图，以形成多个CDFG。优选地，每个特定模式子图的多个功能等价子图以阵列形式或链表形式保存于超级⑶FG中。上述特定模式子图的多个功能等价子图以链表形式或阵列形式保存于超级CDFG中，便于对上述功能等价子图的管理和组合，从而可从全局同时考虑CDFG的多种变形结构，以有效地找出最优电路。 此外，可以理解，在本发明的其他实施方式中，功能等价子图也可以其他形式保存于该超级⑶FG中。作为优选实施方式，构建模块对上述特定模式子图的功能等价子图的组合是与选择删减相结合的穷举组合。可以理解，在本发明的其他实施方式中，也可以采用其他的组合方式，只要能得到CDFG的多种变形即可。优选地，上述选择删减为两级选择删减:第一级删减是只生成具有物理级实现时特定电路硬件的特定模式子图的功能等价子图；第二级删减是在组合上述特定模式子图的功能等价子图前分析过滤掉综合性能明显差于原始特定模式子图的功能等价子图。在组合上述特定模式子图的功能等价子图以形成多个CDFG前进行两级选择删减，进一步地缩减了综合时间。此外，可以理解，在本发明的其他实施方式中，也可进行一级选择删减，甚或不进行选择删减，直接穷举组合，也能实现本发明的技术方案。第二实施方式是与本实施方式相对应的方法实施方式，本实施方式可与第二实施方式互相配合实施。第二实施方式中提到的相关技术细节在本实施方式中依然有效，为了减少重复，这里不再赘述。相应地，本实施方式中提到的相关技术细节也可应用在第二实施方式中。需要说明的是，本发明各设备实施方式中提到的各单元都是逻辑单元，在物理上，一个逻辑单元可以是一个物理单元，也可以是一个物理单元的一部分，还可以以多个物理单元的组合实现，这些逻辑单元本身的物理实现方式并不是最重要的，这些逻辑单元所实现的功能的组合才是解决本发明所提出的技术问题的关键。此外，为了突出本发明的创新部分，本发明上述各设备实施方式并没有将与解决本发明所提出的技术问题关系不太密切的单元引入，这并不表明上述设备实施方式并不存在其它的单元。虽然通过参照本发明的某些优选实施方式，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。
权利要求
1.一种用于集成电路设计的并行综合方法，所述综合是将高层次硬件描述转变成低层次硬件描述，其特征在于，所述方法包括以下步骤: 分析步骤对硬件描述语言HDL进行分析以构造原始控制数据流程图CDFG; 构建步骤生成所述原始CDFG的特定模式子图的多个结构不同的功能等价子图，并组合所述特定模式子图的功能等价子图以形成多个CDFG; 优化步骤对所述多个CDFG进行并行处理和优化以同时生成多个低层次硬件电路； 选择步骤从所述多个低层次硬件电路中选择性能最优的低层次硬件电路； 输出步骤输出满足集成电路设计要求的所述性能最优的低层次硬件电路。
2.根据权利要求1所述的并行综合方法，其特征在于，所述构建步骤包括以下步骤: 步骤A对所述原始CDFG进行特定模式子图识别，并生成所述特定模式子图的多个结构不同的功能等价子图； 步骤B基于所述原始CDFG，构造所述特定模式子图的所有功能等价子图以形成超级CDFG; 步骤C通过组合所述超级CDFG中所述特定模式子图的功能等价子图，形成多个CDFG。
3.根据权利要求2所述的并行综合方法，其特征在于，每个特定模式子图的多个功能等价子图以阵列形式或链表形式保存于所述超级CDFG中。
4.根据权利要求1至3中任一项所述的并行综合方法，其特征在于，在所述构建步骤中，所述特定模式子图的功能等价子图的组合是与选择删减相结合的穷举组合，其中，所述选择删减为两级选择删减， 第一级删减是只生成具有物理级实现时特定电路硬件的特定模式子图的功能等价子图，第二级删减是在组合所述特定模式子图的功能等价子图前分析过滤掉综合性能明显差于原始特定模式子图的功能等价子图。
5.根据权利要求1至3中任一项所述的并行综合方法，其特征在于，所述综合是从寄存器传输级到物理级的综合，在所述综合的优化步骤中，每个CDFG都单独经过CDFG优化、门级优化、物理级优化而生成单独的物理级电路；或 所述综合是从寄存器传输级到门级的综合，在所述综合的优化步骤中，每个CDFG都单独经过CDFG优化、门级优化而生成单独的门级电路。
6.根据权利要求4所述的并行综合方法，其特征在于，所述综合是从寄存器传输级到物理级的综合，在所述综合的优化步骤中，每个CDFG都单独经过CDFG优化、门级优化、物理级优化而生成单独的物理级电路；或 所述综合是从寄存器传输级到门级的综合，在所述综合的优化步骤中，每个CDFG都单独经过CDFG优化、门级优化而生成单独的门级电路。
7.一种用于集成电路设计的并行综合系统，所述综合是将高层次硬件描述转变成低层次硬件描述，其特征在于，所述系统包括: 分析模块用于对硬件描述语言HDL进行分析以构造原始控制数据流程图CDFG; 构建模块用于生成所述原始CDFG的特定模式子图的多个结构不同的功能等价子图，并组合所述特定模式子图的功能等价子图以形成多个CDFG; 优化模块用于对所述多个CDFG进行并行处理和优化以同时生成多个低层次硬件电路； 选择模块用于从所述多个低层次硬件电路中选择性能最优的低层次硬件电路；输出模块用于输出满足集成电路设计要求的所述性能最优的低层次硬件电路。
8.根据权利要求7所述的并行综合系统，其特征在于，所述构建模块包括: CDFG子图生成单元用于对所述原始CDFG进行特定模式子图识别，并生成所述特定模式子图的多个结构不同的功能等价子图； 超级CDFG生成单元用于基于所述原始CDFG，构造所述特定模式子图的所有功能等价子图以形成超级CDFG; 组合单元用于组合所述超级CDFG中所述特定模式子图的功能等价子图，形成多个CDFG。
9.根据权利要求8所述的并行综合系统，其特征在于，每个特定模式子图的多个功能等价子图以阵列形式或链表形式保存于所述超级CDFG中。
10.根据权利要求7至9中任一项所述的并行综合系统，其特征在于，所述综合是从寄存器传输级到物理级的综合，所述优化模块包括CDFG优化单元、门级优化单元、物理级优化单元，其对每个CDFG分别单独进行CDFG优化、门级优化、物理级优化而生成单独的物理级电路；或 所述综合是从寄存器传输级到门级的综合，所述优化模块包括CDFG优化单元、门级优化单元，其对每个CDFG分别单独进行CDFG优化、门级优化而生成单独的门级电路； 此外，所述构建模块对所述特定模式子图的功能等价子图的组合是与选择删减相结合的穷举组合，其中，所述选择删减为两级选择删减，第一级删减是只生成具有物理级实现时特定电路硬件的特定模式子图的功能等价子图，第二级删减是在组合所述特定模式子图的功能等价子图前分析过滤掉 综合性能明显差于原始特定模式子图的功能等价子图。
全文摘要
本发明涉及集成电路设计领域，公开了一种用于集成电路设计的并行综合方法及其系统。本发明利用计算机技术中的并行处理能力，同时生成原始CDFG中的特定模式子图的多个功能等价子图，将各特定模式子图的功能等价子图组合形成多个CDFG，并对上述多个CDFG进行并行处理和优化，同时生成多个低层次硬件电路，最后一次性选择确定性能最优的低层次硬件电路，因此多个CDFG需要的综合时间只是传统综合流程一个循环的时间，极大地缩短了综合所需的时间，并且由于所有功能等价子图的组合都被构造成专门的CDFG而单独优化，上述并行综合经并行搜索最后确定的最优电路就是所有解决空间中能找到的最优结果。
文档编号G06F17/50GK103150461SQ20131012361
公开日2013年6月12日 申请日期2013年4月10日 优先权日2013年4月10日
发明者王元, 陈利光, 赵永胜, 徐春华 申请人:上海安路信息科技有限公司