用于控制处理器核心的电力模式的基于延时的电力模式单元以及相关方法及系统与流程

本申请案请求2014年4月22日申请且标题为“LATENCY-BASED POWER MODE UNITS FOR CONTROLLING POWER MODES OF PROCESSOR CORES,AND RELATED METHODS AND SYSTEMS”的美国专利申请案第14/258,541号的优先权，所述美国专利申请案全文以引用的方式并入本文中。

技术领域

本发明的技术大体上涉及处理器核心，且特别涉及控制处理器核心的电力模式。

背景技术：

基于处理器的计算机系统可包含各自包含用于指令执行的一或多个处理器核心的一或多个中央处理单元(CPU)。每一处理器核心包含用于经由多个管线级处理指令的硬件资源。举例来说，在管线中处理指令可包含提取指令及译码指令，随后将所述指令发送至执行单元，诸如算术逻辑单元。另外，处理器核心的硬件资源可分成被称为“线程”(也被称作“硬件线程”)的独立部分。线程为处理器核心提供同时并行处理多个指令的能力。更具体来说，处理器核心内的线程可处理指令，同时同一处理器核心内的另一线程处理不同指令。

就此而言，在处理器核心内处理指令有助于对应CPU的总电力消耗。致力于省电，CPU可采用经配置以取决于处理器核心的活动控制处理器核心的电力电平的电力控制单元。举例来说，电力控制单元可在至少一个线程处于活动状态下时提供标称电力电平至处理器核心，以提供充足电力来驱动处理器核心内的硬件资源来处理指令。然而，若处理器核心中无线程处于活动状态下，则电力控制单元可使处理器核心电力衰弱以省电。以此方式，通过在处理器核心具有活动状态下的线程时提供标称电力至处理器核心及在所有线程处于非活动时使处理器核心电力衰弱来节省处理器核心及其对应CPU的电力消耗。

技术实现要素：

在实施方式中揭示的方面包含用于控制处理器核心的电力模式的基于延时的电力模式单元。也揭示相关方法及系统。在本文中的方面中，本文揭示的电力模式单元也经配置以能够在处理器核心的一或多个线程在待决状态下且无线程在活动状态下时降低或衰弱提供至处理器核心的电力，而不是所述电力模式单元仅能够在无线程处于活动时使处理器核心电力衰弱来省电。

当线程中的指令的处理由等待自处理器核心的外部检索数据以用于所述指令而无需线程以其它方式处理另一指令构成时，线程在处理器核心中处于待决状态。举例来说，正由线程处理的指令的操作数可为位于处理器核心外部的存储器中的数据。若处理器核心在线程处于待决状态下且等待来自处理器核心外部的请求时并不需要如此多的电力来操作，则也可在等待周期的延时期间降低由处理器核心消耗的电力。以此方式，即使当线程处于待决状态下时也可在处理器核心中省电。能够另外在线程处于待决状态下时(相对于仅在所有线程处于非活动时)省电的中央处理单元(CPU)可降低处理器核心及其对应CPU中的总电力消耗。

就此而言，在一个方面中，提供一种用于控制处理器核心的电力模式的基于延时的电力模式单元。基于延时的电力模式单元包括电力模式输入，所述电力模式输入经配置以接收关于供应至处理器核心以用于处理器核心外部的数据存取的电力电平的电力模式信息。基于延时的电力模式单元进一步包括经配置以接收关于处理器核心中的线程的状态的工作负荷信息的线程工作负荷输入。基于延时的电力模式单元经配置以产生电力模式设定来将处理器核心设置成当(1)工作负荷信息指示处理器核心的一或多个线程在待决状态下且无线程在活动状态下且(2)电力模式信息指示一或多个线程的当前数据存取延时在对应于降低电力模式的在待决状态下时在降低电力模式下操作。值得注意的是，基于待决状态下的一或多个线程的当前数据存取延时调节降低电力模式允许处理器核心在线程受限于等待长延时数据时省电。基于延时的电力模式单元也可经进一步配置以向电力模式输出提供电力模式设定，以向用于控制由处理器核心使用的电力的电力控制单元提供电力模式设定。

在另一方面中，提供一种用于控制处理器核心的电力模式的基于延时的电力模式设备。所述基于延时电力模式设备包括用于接收关于供应至处理器核心以用于处理器核心外部的数据存取的电力电平的电力模式信息的装置。所述基于延时电力模式设备也包括用于接收关于处理器核心中的线程的状态的工作负荷信息的装置。所述基于延时电力模式设备也包括用于产生电力模式设定来将处理器核心设置成当工作负荷信息指示处理器核心的一或多个线程在待决状态下且无线程在活动状态下且电力模式信息指示一或多个线程的当前数据存取延时在对应于降低电力模式的在待决状态下时在降低电力模式下操作的装置。所述基于延时电力模式设备也可进一步包括装置，所述装置用于提供电力模式设定至用于控制由处理器核心使用的电力的装置。

在另一方面中，提供一种用于使用基于延时的确定控制处理器核心的电力模式的方法。所述方法包括接收关于供应至处理器核心以用于处理器核心外部的数据存取的电力电平的电力模式信息。所述方法进一步包括接收关于处理器核心中的线程的状态的工作负荷信息。所述方法进一步包括产生电力模式设定来将处理器核心设置成当(1)工作负荷信息指示处理器核心的一或多个线程在待决状态下且无线程在活动状态下且(2)电力模式信息指示一或多个线程的当前数据存取延时在对应于降低电力模式的在待决状态下时在降低电力模式下操作。所述方法也可进一步包括向用于控制由处理器核心使用的电力的电力控制单元提供电力模式设定。

在另一方面中，其上存储有计算机可执行指令的非暂时性计算机可读媒体，所述指令在由处理器执行时引起处理器接收关于供应至处理器核心以用于处理器核心外部的数据存取的电力电平的电力模式信息。所述计算机可执行指令进一步引起处理器接收关于处理器核心中的线程的状态的工作负荷信息。所述计算机可执行指令进一步引起处理器产生电力模式设定来将处理器核心设置成当(1)工作负荷信息指示处理器核心的一或多个线程在待决状态下且无线程在活动状态下且(2)电力模式信息指示一或多个线程的当前数据存取延时在对应于降低电力模式的在待决状态下时在降低电力模式下操作。所述计算机可执行指令可进一步引起处理器向用于控制由处理器核心使用的电力的电力控制单元提供电力模式设定。

附图说明

图1为采用基于延时的电力模式单元的示范性处理器子系统的框图，所述基于延时的电力模式单元经配置以通过在处理器核心的一或多个线程在待决状态下且无线程在活动状态下时降低供应至处理器核心的电力电平来控制处理器核心的电力模式；

图2为说明图1中的基于延时的电力模式单元控制处理器核心的电力模式的示范性过程的流程图，所述控制包含在处理器核心的的一或多个线程在待决状态下且无线程在活动状态下时降低供应至处理器核心的电力电平；

图3A为说明处理器核心的示范性线程活动及电力电平活动以及由图1中的基于延时的电力模式单元基于线程处于活动、非活动还是待决状态下控制处理器核心的对应电力模式的图式；

图3B为说明作为采用图1中的基于延时的电力模式单元的结果的图3A中的处理器核心的示范性电力降低的图式；

图4为说明图1中的基于延时的电力模式单元控制处理器核心的电力模式的示范性过程的流程图，其中可基于资料存取延时的持续时间产生与较低电力模式或较高电力模式相关联的电力模式设定；

图5为说明处理器核心的示范性线程活动及电力电平活动以及由图1中的基于延时的电力模式单元控制的当线程经调度以在处理器核心外部的数据存取的定义阈值时间内变为活动时处理器核心的对应电力模式的图式；

图6为说明处理器核心的示范性线程活动及电力电平活动以及由图1中的基于延时的电力模式单元控制的在处理器核心内的两个线程在待决、活动及非活动状态之间转变时处理器核心的对应电力模式的图式；及

图7为示范性基于处理器的系统的框图，所述系统可包含含有一或多个处理器核心及图1中的基于延时的电力模式单元的中央处理单元(CPU)。

具体实施方式

现在参考图式，描述本发明的若干示范性方面。词语“示范性”在本文中用以意谓“充当实例、个例或说明”。不必将本文中描述为“示范性”的任何方面解释为优选或优于其它方面。

本文揭示的方面包含用于控制处理器核心的电力模式的基于延时的电力模式单元。也揭示相关方法及系统。就此而言，图1说明采用用于控制处理器核心14的电力模式的示范性基于延时的电力模式单元12的示范性中央处理单元(CPU)子系统10。处理器核心14具有各自经配置以提供同时处理的多个线程X(0)-X(N)，其中『N+1』等于线程的数目。然而，处理器核心14可包含仅一个(1)线程。如下文更详细论述，图1中的基于延时的电力模式单元12经配置以能够在处理器核心14中的线程X(0)-X(N)中的至少一者处于待决状态下且无线程X(0)-X(N)处于活动时降低或衰弱提供给处理器核心14的电力。以此方式，即使当线程X(0)-X(N)处于待决状态下时(相对于仅在处理器核心14中的线程X(0)-X(N)处于非活动时)，也可在处理器核心14中省电。

当线程X中的指令的处理由等待自处理器核心14外部检索数据以用于所述指令而无需线程X以其它方式处理另一指令构成时，图1中的处理器核心14中的线程X处于待决状态下。另外，当线程X并非等待自处理器核心14外部检索数据且线程X正以其它方式处理指令时，处理器核心14中的线程X处于活动状态下。当线程X既不在活动状态下，也不在待决状态下时，线程X处于非活动状态下。举例来说，正通过处理器核心14中的线程X处理的指令的操作数可为位于处理器核心14外部的存储器中的数据。若处理器核心14在线程X处于待决状态下且等待来自处理器核心14外部的请求时并不需要如此多的电力来操作，则在等待周期的延时期间也可降低由处理器核心14消耗的电力。以此方式，即使当线程X(0)-X(N)处于待决状态下时也可在处理器核心14中省电。采用基于延时的电力模式单元12来另外在线程X(0)-X(N)处于待决状态下时(相对于仅在所有线程X(0)-X(N)处于非活动时)省电可降低处理器核心14及对应CPU子系统10中的总电力消耗。

继续参考图1，在论述基于延时的电力模式单元12控制处理器核心14的电力模式以省电的实例之前，首先描述基于延时的电力模式单元12及CPU子系统10的组件。在此方面中，基于延时的电力模式单元12包含电力模式输入16。电力模式输入16经配置以接收关于供应至处理器核心14的电力电平的电力模式信息18。在此实例中，电力模式信息18包含用于处理器核心14外部的数据存取的电力电平。然而，电力模式信息18也可包含用于其它类型的数据存取的电力电平。基于延时的电力模式单元12也包含经配置以接收关于处理器核心14中的线程X(0)-X(N)的状态的工作负荷信息22的线程工作负荷输入20。举例来说，工作负荷信息22可包含指示处理器核心14的一或多个线程X(0)-X(N)在待决状态下且无线程X(0)-X(N)在活动状态下、线程X(0)-X(N)中的至少一者在活动状态下、还是所有线程X(0)-X(N)皆为非活动的信息。基于延时的电力模式单元12经配置以产生电力模式设定24来基于电力模式信息18及工作负荷信息22将处理器核心14设置成在降低或较高电力模式下操作。基于延时的电力模式单元12经进一步配置以向电力模式输出26提供电力模式设定24，以向电力控制单元28提供电力模式设定24，用以控制由处理器核心14使用的电力。在此实例中，提供两个电力控制单元28(0)、28(1)。第一电力控制单元28(0)用于控制提供给存储器30的电力。第二电力控制单元28(1)用于控制提供给处理器核心14中的逻辑32的电力以用于执行或支持其中的处理。

另外，在此方面中，基于延时的电力模式单元12经配置以在中断输出36上产生中断34来让处理器核心14准备好在较高电力模式下操作。替代地，基于延时的电力模式单元12可经配置以在电力模式设定24的所存储先前个例与较高电力模式相关联时放弃在中断输出36上产生中断34。举例来说，电力模式设定24的所存储先前个例可存储在基于延时的电力模式单元12内的单元存储器37中。

图2说明图1中的基于延时的电力模式单元12用于控制处理器核心14的电力模式的示范性过程38。参考图2，基于延时的电力模式单元12首先接收关于供应至处理器核心14以用于处理器核心14外部的数据存取的电力电平的电力模式信息18(框40)。基于延时的电力模式单元12随后接收表示处理器核心14中的线程X(0)-X(N)的状态的工作负荷信息22(框42)。基于延时的电力模式单元12可在框42中接收工作负荷信息22，随后或同时在框40中接收电力模式信息18。另外，一旦基于延时的电力模式单元12接收到电力模式信息18及工作负荷信息22两者，基于延时的电力模式单元12就确定以下各者：(1)工作负荷信息22是否指示处理器核心14的一或多个线程X(0)-X(N)在待决状态下且无线程X(0)-X(N)在活动状态下；及(2)电力模式信息18是否指示所述一或多个线程X(0)-X(N)的当前数据存取延时在对应于降低电力模式的待决状态下(框44)。

继续参考图2，若框44中的两个状况存在，则此意谓处理器核心14并无活动的任何线程X(0)-X(N)。另外，此也意谓处理器核心14并无不久可变为活动的处于待决状态下的任何线程X。由此，在此情境下，可降低提供给处理器核心14的电力以省电。就此而言，基于延时的电力模式单元12产生电力模式设定24来将处理器核心14设置成在降低电力模式下操作(框46)。基于延时的电力模式单元12提供指示降低电力模式的电力模式设定24至用于控制由处理器核心14使用的电力的电力控制单元28(0)、28(1)(框48)。

然而，若图2的框44中的两个状况不存在，则处理器核心14可能需要较高电力电平以用于处理指令。举例来说，可能需要较高电力电平以供处理器核心14中的线程X有效地处理指令。在此情境下，基于延时的电力模式单元12产生电力模式设定24来将处理器核心14设置成在较高电力模式(相对于降低电力模式)下操作(框50)。基于延时的电力模式单元12提供电力模式设定24至用于控制由处理器核心14使用的电力的电力控制单元28(0)、28(1)(框48)。可不断重复图2中的过程38以允许基于延时的电力模式单元12来控制处理器核心14的电力电平。

由此，总的来说，通过图1中的基于延时的电力模式单元12采用图2中的过程38，基于延时的电力模式单元12使得如果正处理的所有线程X(0)-X(N)在待决状态下，则即使当正处理线程X(0)-X(N)时，也实现处理器核心14中的电力节省。

为提供对图1中的基于延时的电力模式单元12在线程X(0)-X(N)处于待决状态下且无线程X(0)-X(N)处于活动时降低提供给处理器核心14的电力的进一步解释，提供图3A。图3A说明示范性线程活动图表52及展示基于延时的电力模式单元12对处理器核心14电力电平的影响的对应电力电平活动图表54。

参考图3A，线程活动图表52展示在时间t₀处处于非活动状态下的处理器核心14中的第一线程X(0)，如通过低活动等级L_L所说明。为了清楚起见，线程活动图表52上的低活动等级L_L可表示线程X(0)处于非活动或待决状态下，而高活动等级L_H表示线程X(0)处于活动状态下。另外，处理器核心14中的所有其它线程X(1)-X(N)(图中未展示)在图3A中处于非活动。因为所有线程X(0)-(N)处于非活动，处理器核心14处于其中在时间t₀处电力电平P等于P_C(例如，电力衰弱等级)的降低电力模式下，如电力电平活动图表54中所示。如本文所使用，使处理器核心14电力衰弱在于将供应至处理器核心14的电力降低至将数据保留在存储器30及逻辑32中所需的最小等级。虽然在此实例中P_C大于零电力电平P₀，但一些方面可具有等于P₀的P_C。另外，在时间t₁处，线程X(0)变成活动，如通过高活动等级L_H所说明。作为响应，基于延时的电力模式单元12产生电力模式设定24来将处理器核心14设置成以较高电力模式操作。基于延时的电力模式单元12也响应于产生对应于较高电力模式的电力模式设定24而在中断输出36上产生中断34。中断34提示处理器核心14在准备线程相关活动时在时间t_1-2期间进行“唤醒”程序。另外，电力模式设定24引起电力控制单元28(0)、28(1)供应标称电力至处理器核心14，从而在时间t₁处将电力电平P变成P_N。

继续参考图3A，在时间t₃处，作为指令的处理的一部分，线程X(0)发起存储在处理器核心14外部的数据的数据存取。由此，线程X(0)在时间t₃处变成待决状态，如通过线程活动图表52中的低活动等级L_L所示。因为所有其它线程X(1)-X(N)仍处于非活动，故工作负荷信息22指示处理器核心14的一或多个线程在待决状态下且无线程在活动状态下。在此实例中，电力模式信息18指示线程X(0)的对应于降低电力模式的当前数据存取延时。因此，基于延时的电力模式单元12产生电力模式设定24来将处理器核心14设置成降低电力模式。电力控制单元28(0)、28(1)供应降低电力电平至处理器核心14，从而引起电力电平P在时间t₃处降至P_C，因为处理器核心14并不需要与线程处于活动时相比一样多的电力来操作。由此，即使线程X(0)处于待决状态下而非非活动，基于延时的电力模式单元12也使得处理器核心14能够在时间t₃处开始在降低电力模式下操作。

继续参考图3A，处理器核心14在时间t₄处接收自处理器核心14外部请求以用于待决线程X(0)的资料，从而引起线程X(0)变为活动的，如通过高活动等级L_H所说明。此引起基于延时的电力模式单元12产生电力模式设定24来将处理器核心14设置成在较高电力模式下操作。电力模式设定24引起电力控制单元28(0)、28(1)供应标称电力至处理器核心14，从而引起电力电平P在时间t₄处升至P_N。另外，基于延时的电力模式单元12也产生中断34，从而提示处理器核心14在时间t_4-5期间进行唤醒程序。由此，基于延时的电力模式单元12使得处理器核心14能够在线程X(0)变成待决时的时间t₃处开始以P_C操作，直至在线程X(0)接收所请求数据时的时间t₄为止。

就此而言，继续参考图3A，时间t_3-4对应于与处理器核心14外部的数据存取相关联的将线程X(0)置于待决状态下的数据存取延时。由此，处理器核心14在时间t_3-4期间保持在具有设置为P_C的电力电平P的降低电力模式下，藉此贯穿彼时间框在处理器核心14内省电。图3B中说明在线程X(0)处于待决状态下时通过将电力电平P降低至P_C而在处理器核心14中节省的电力的量。更具体而言，相较于当电力电平P在线程X(0)处于待决状态下时保持在P_N处时不省电，电力整体55(0)展示在时间t_3-4期间在处理器核心14中节省P_N-P_C的总电力。

继续参考图3A，在时间t₆处，线程X(0)发起存储在处理器核心14外部的数据的数据存取，且由此线程X(0)变成待决状态，如通过低活动等级L_L所说明。类似于在时间t_3-4期间的先前数据存取，电力模式信息18指示线程X(0)的对应于降低电力模式的当前数据存取延时。因为所有其它线程X(1)-X(N)在线程X(0)处于待决时处于非活动，故工作负荷信息22指示处理器核心14的一个线程在待决状态下且无线程在活动状态下。基于电力模式信息18及工作负荷信息22，基于延时的电力模式单元12生成电力模式设定24来将处理器核心14设置成降低电力模式。由此，电力控制单元28(0)、28(1)供应降低电力电平至处理器核心14，从而引起电力电平P在时间t₆处降至P_R。接收自处理器核心14外部请求的数据后，线程X(0)在时间t₇处变成活动的，如通过高活动等级L_H所说明。此引起基于延时的电力模式单元12产生电力模式设定24来将处理器核心14设置成在较高电力模式下操作。另外，基于延时的电力模式单元12也产生中断34，从而提示处理器核心14在时间t_7-8期间进行唤醒程序。电力模式设定24引起电力控制单元28(0)、28(1)供应标称电力至处理器核心14，从而引起电力电平P在时间t₇处升至P_N。

继续参考图3A，时间t_6-7对应于与处理器核心14外部的数据存取相关联的在时间t₆处将线程X(0)置于待决状态下的数据存取延时。由此，处理器核心14在时间t_6-7期间保持在具有设置为P_R的电力电平P的降低电力模式下，藉此贯穿彼时间框在处理器核心14内省电。图3B中说明在线程X(0)处于待决状态下时通过将电力电平P降低至P_R而在处理器核心14中节省的电力的量。更具体而言，相较于在线程X(0)处于待决状态下时电力节省缺乏使得电力电平P保持在P_N处，电力整体55(1)展示在时间t_6-7期间在处理器核心14中节省P_N-P_R的总电力。

值得注意的是，尽管处理器核心14在时间t_3-4及时间t_6-7期间在降低电力模式下操作，但电力电平P_C在时间t_3-4期间比在时间t_6-7期间的电力电平P_R低。在降低电力模式的独立个例期间的电力电平P的此类差异系归因于取决于对应数据存取延时的电力电平P。举例来说，与时间t_3-4相关联的数据存取延时比与时间t_6-7相关联的数据存取延时更长。处理器核心14在时间t_3-4期间可以电力电平P_C操作，因为在此类长数据存取延时期间节省的电力比与自电力衰弱状态唤醒处理器核心14相关联的任何效能损失更重要。相反，在与关联于时间t_6-7的数据存取延时一样短的数据存取延时期间通过使处理器核心14电力衰弱而节省的电力可能不能调整此类效能损失。然而，相较于电力电平P_C，自电力电平P_R唤醒处理器核心14具有较小效能损失。由此，仅在时间t_6-7期间将处理器核心14降低至电力电平P_R可节省足以调整与自电力电平P_R唤醒处理器核心14相关联的效能损失的电力。因此，基于延时的电力模式单元12经配置以产生对应于针对特定资料存取处理器核心14必须等待的时间量的电力模式设定24。

现参考图1提供本文揭示的方面的具体细节。在此方面中，基于延时的电力模式单元12上的电力模式输入16经配置以自处理器核心14内的存储器30接收电力模式信息18。替代地，电力模式信息18可存储在处理器核心14外部的另一存储器中。如先前所描述，电力模式信息18包含关于应将哪一电力模式供应至处理器核心14的信息。更具体而言，电力模式信息18可包含关于处理器核心14外部的数据存取的延时及对应于所述数据存取的电力模式的信息。作为非限制性实例，电力模式信息18可包含数据接口(自所述数据接口请求数据)的识别符、对应于自数据接口存取数据的延时及对应于特定数据接口的电力模式。以此方式，降低电力模式可与关联于自处理器核心14外部的特定数据接口存取数据的延时相关联。作为非限制性实例，若此类数据存取具有相对长延时，则自遵循二阶(L2)高速缓存未命中的较低等级存储器存取数据可与降低电力模式相关联。类似地，自具有相对长数据存取延时的不可缓存外围装置存取数据也可对应于降低电力模式。

继续参考图1，基于延时的电力模式单元12经配置以藉助于线程工作负荷输入20自处理器核心14内的逻辑32接收工作负荷信息22。如先前所描述，工作负荷信息22包含关于处理器核心14内的线程X(0)-X(N)的状态的信息。详言的，工作负荷信息22可包含指示处理器核心14的一或多个线程X(0)-X(N)在待决状态下且无线程X(0)-X(N)在活动状态下、至少一个线程X在活动状态下、还是所有线程X(0)-X(N)皆为非活动的信息。由此，电力模式信息18及工作负荷信息22提供关于以下各者的细节：在待决状态下的线程X(0)-X(N)中的一者是否具有与降低电力模式相关联的一数据存取延时，及处理器核心14的当前活动是否能够禁得起电力降低。

继续参考图1，在此方面中，电力模式设定24可基于处理器核心14中存在的状况而变化。举例来说，基于延时的电力模式单元12经进一步配置以产生电力模式设定24来将处理器核心14设置成当工作负荷信息22指示处理器核心14中的所有线程X(0)-X(N)处于非活动时在降低电力模式下操作。详言的，若无线程X(0)-X(N)处于待决或活动状态下，则处理器核心14能够禁得起降低电力模式，因为处理器核心14内的存储器30及逻辑32在无线程X(0)-(N)正在处理指令时并不需要满电力。另外，基于延时的电力模式单元12也经配置以产生电力模式设定24来将处理器核心14设置成在其中的状况不满足降低电力模式时在较高电力模式下操作。更具体而言，产生的电力模式设定24将在电力模式信息18指示在待决状态下的线程X(0)-X(N)中的一者的数据存取延时并不对应于降低电力模式时反映较高电力模式。类似地，若工作负荷信息22指示处理器核心14的至少一个线程X在活动状态下时，电力模式设定24将设置处理器核心14为在较高电力模式下运行。由此，基于延时的电力模式单元12经配置以根据处理器核心14的当前需求产生电力模式设定24。

继续参考图1，在此方面中，基于延时的电力模式单元12也经配置以在产生的电力模式设定24指示较高电力模式时通知处理器核心14。详言的，处理器核心14可能需要采取某些步骤以便自降低电力模式转变至较高电力模式，通常被称作“唤醒”处理器核心14。由此，基于延时的电力模式单元12经配置以响应于产生电力模式设定24来将处理器核心14设置成在较高电力模式下操作而在中断输出36上产生中断34。将中断34提供至处理器核心14中的逻辑32，以通知处理器核心14准备在较高电力模式下操作。替代地，基于延时的电力模式单元12可经配置以响应于产生电力模式设定24来将处理器核心14设置成在降低电力模式下操作而产生中断34。以此方式，可将中断34提供至处理器核心14中的逻辑32，使得逻辑32可采取步骤来自较高电力模式转变至降低电力模式。

继续参考图1，在此方面中，基于延时的电力模式单元12安置于处理器核心14内。然而，在其它方面中，基于延时的电力模式单元12可以其它方式安置于处理器核心14外部且产生省电益处。由此，无论基于延时的电力模式单元12在CPU子系统10中的位置如何，若正处理的所有线程X(0)-X(N)处于待决状态下，则即使当正处理线程X(0)-X(N)时，基于延时的电力模式单元12也可协助在处理器核心14中省电。

除考虑线程状态及任何对应数据存取延时的外，基于延时的电力模式单元12可在产生电力模式设定24时考虑线程X(0)-X(N)的将来活动的计时。举例来说，若线程X(0)-X(N)中的一者经调度以在同一或另一线程X(0)-X(N)变成待决状态之后的相对短时间内变为活动的，则在此类短时段中降低电力所需的额外负荷可能比任何电力节省更重要。就此而言，图4说明图1中的基于延时的电力模式单元12用于部分基于线程X(0)-X(N)中的一者可遵循数据存取请求变为活动的速度来控制处理器核心14的电力模式的示范性过程56。

继续参考图4，框40、框42、框44、框46、框48及框50中的步骤与先前在图2中所描述相同。然而，若框44中的两个状况存在，则基于延时的电力模式单元12作出额外确定而非产生用于降低电力模式的电力模式设定24。详言的，基于延时的电力模式单元12确定工作负荷信息22是否指示处理器核心14具有经调度以在处理器核心14外部的数据存取发起后的定义阈值时间内变为活动的线程X(框58)。举例来说，第一线程X(0)可转变至待决状态，而无其它线程X(1)-X(N)处于活动状态下。若第二线程X(1)经调度以在第一线程X(0)转变至待决状态之后不久变为活动，则处理器核心14可能低效地进入仅具有的降低电力模式以在一旦第二线程X(1)处于活动状态下时进入较高电力模式。由此，定义阈值时间可表示最小持续时间，其中处理器核心14需要具有在待决状态下的一或多个线程X(0)-X(N)且无在活动状态下的线程X(0)-X(N)以便调整进入降低电力模式。与唤醒处理器核心14相关联的效能损失可为确定此类计时的重要因素。

以此方式，继续参考图4，若在框58处线程X经调度以在定义阈值时间内变为活动，则基于延时的电力模式单元12经配置以产生用于较高电力模式的电力模式设定24(框50)。相反，若在框58处无线程X(0)-X(N)经调度以在定义阈值时间内变为活动，则基于延时的电力模式单元12经配置以产生用于所述降低电力模式的电力模式设定24(框46)。在框46或框50处产生电力模式设定24后，基于延时的电力模式单元12经配置以在框48处提供电力模式设定24至用于控制由处理器核心14使用的电力的电力控制单元28(0)、28(1)。通过采用所述过程56，基于延时的电力模式单元12使得若正处理的所有线程X(0)-X(N)处于待决状态下且对应数据存取延时调整处理器核心14进入降低电力模式，则即使在正处理线程X(0)-X(N)时也能够在处理器核心14中省电。

就此而言，图5说明当线程X(0)经调度以在处理器核心14外部的数据存取的定义阈值时间内变为活动，而所有其它线程X(1)-X(N)(图中未展示)保持非活动时，图1中的处理器核心14的线程活动图表60及对应电力电平活动图表62。直至时间t₆的线程活动图表60及电力电平活动图表62的转变及相关计时等同于图3A中直至时间t₆的线程活动图表52及电力电平活动图表54的转变及相关计时。

然而在图5中的时间t₆处，线程X(0)发起存储在处理器核心14外部的数据的数据存取，且由此线程X(0)变成待决状态，如通过低活动等级L_L所说明。然而，尽管线程X(0)处于待决状态下而无其它线程处于活动状态下，但线程X(0)经调度以在时间t₉处变为活动，如通过高活动等级L_H所说明。另外，时间t₉发生在处理器核心14的定义阈值时间内。结果，电力模式设定24继续对应于较高电力模式，而并非基于延时的电力模式单元12产生电力模式设定24来将处理器核心14设置成在降低电力模式下操作。由此，若时间t₉不在定义阈值时间内，则电力电平P在时间t_6-9期间保持在P_N处，而不是降至P_C或P_R。另外，当线程X(0)在时间t₉处变成活动(如通过高活动等级L_H所说明)时，电力电平P保持在P_N处。值得注意的是，因为处理器核心14在时间t_6-9期间保持在P_N处，故处理器核心14确实不需要时间来在线程X(0)在时间t₉处变成活动后完成其唤醒程序。以此方式，将基于延时的电力模式单元12配置成在线程经调度以在处理器核心14外部的数据存取的发起后的定义阈值时间内变为活动时产生用于较高电力模式的电力模式设定24可减少处理时间并且省电。

另外，图6说明当两个线程在待决、活动及非活动状态之间变化时图1中的处理器核心14的线程活动图表64及对应电力电平活动图表66。以此方式，线程活动图表64说明第一线程X(0)及第二线程X(1)的活动，而所有其它线程X(2)-X(N)(图中未展示)保持非作用。

继续参考图6，线程活动图表64展示在时间t₁₀处在非活动状态下的第一线程X(0)及第二线程X(1)，如通过低活动等级L_L所说明。因此，电力电平活动图表66展示在时间t₁₀处电力电平P处于P_C。另外，第一线程X(0)及第二线程(1)两者在时间t₁₁处变为活动，如通过高活动等级L_H所示。此引起基于延时的电力模式单元12产生电力模式设定24来将处理器核心14设置成较高电力模式。较高电力模式引起电力控制单元28(0)、28(1)供应标称电力至处理器核心14，此情况又引起电力电平P在时间t₁₁处升至P_N。在时间t₁₂处，第一线程X(0)及第二线程X(1)两者转变成待决状态，如通过低活动等级L_L所示。然而，当电力模式信息18指示直至线程X(1)经调度在时间t₁₅处变为活动为止对应于用于第二线程X(1)的降低电力模式的当前数据存取延时时，第一线程X(0)经调度在时间t₁₃处再次变为活动，如通过高活动等级L_H所示。时间t₁₃发生在用于处理器核心14的定义阈值时间内，导致基于延时的电力模式单元12产生电力模式设定24来在时间t₁₂处将处理器核心14设置成较高电力模式。由此，电力电平P在时间t_12-14期间保持在P_N处。值得注意的是，尽管电力模式设定24的先前个例与较高电力模式相关联，但在此方面中，基于延时的电力模式单元12经配置以在时间t₁₂处产生与较高电力模式相关联的电力模式设定24。然而，当电力模式设定24的所存储先前个例分别与较高电力模式或降低电力模式相关联时，基于延时的电力模式单元12的其它方面可放弃产生电力模式设定24来将处理器核心14设置成较高电力模式或降低电力模式。举例来说，电力模式设定24的所存储先前个例可存储在基于延时的电力模式单元12内的单元存储器37中。

继续参考图6，第一线程X(0)完成其指令的处理且在时间t₁₄处变成非活动，如通过低活动等级L_L所说明。然而，第二线程X(1)在时间t₁₄处保持在待决状态下，且经调度以在时间t₁₅处变为活动，如通过高活动等级L_H所示。在此实例中，第二线程X(1)具有与降低电力模式相关联的剩余数据存取延时。另外，在时间t₁₅处，经调度变为活动的唯一线程为第二线程X(1)，所述时间t₁₅并非在处理器核心14的定义阈值时间内。由此，基于延时的电力模式单元12经配置以产生电力模式设定24来将处理器核心14设置成在时间t₁₄处在降低电力模式下操作。结果，电力电平P在时间t_14-15期间经设置成P_C。第二线程X(1)在时间t₁₅处变成活动状态，如通过高活动等级L_H所示。基于延时的电力模式单元12产生为较高电力模式的电力模式设定24，导致电力电平P在时间t₁₅处返回至P_N。以此方式，基于延时的电力模式单元12使得处理器核心14即使在多个线程在待决、活动及非活动状态之间变化时也能够省电。

根据本文揭示的方面的用于控制处理器核心的电力模式的基于延时的电力模式单元以及相关方法及系统可提供于或集成至任何基于处理器的装置中。实例包含(但不限于)机顶盒、娱乐单元、导航装置、通信装置、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、计算机、便携式计算机、台式计算机、个人数字助理(PDA)、监视器、计算机监视器、电视、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器及便携式数字视频播放器。

就此而言，图7说明可采用图1中所说明的基于延时的电力模式单元12的基于处理器的系统68的实例。在此实例中，基于处理器的系统68包含一或多个CPU 70，其各自包含一或多个处理器72。CPU 70可具有耦合至处理器72以用于快速存取暂时存储的数据的高速缓冲存储器74。CPU 70耦合至系统总线76且可使包含于基于处理器的系统68中的主控装置与受控装置相互耦合。众所周知，CPU 70通过经由系统总线76交换地址、控制及数据信息而与所述其它装置通信。举例来说，CPU 70可将总线事务请求传达至作为受控装置的实例的存储器控制器78。尽管图7中未说明，但可提供多个系统总线76，其中每一系统总线76构成不同网状架构。

其它主控装置及受控装置可连接至系统总线76。如图7中所说明，作为实例，所述装置可包含存储器系统80、一或多个输入装置82、一或多个输出装置84、一或多个网络接口装置86及一或多个显示控制器88。输入装置82可包含任何类型的输入装置，包括(但不限于)输入键、开关、语音处理器等。输出装置84可包含任何类型的输出装置，包含(但不限于)音频、视频、其它视觉指示器等。网络接口装置86可为任何经配置以允许至网络90及来自网络90的数据交换的装置。网络90可为任何类型的网络，包含(但不限于)有线或无线网络、专用或公用网络、局域网(LAN)、广域网(WLAN)及因特网。网络接口装置86可经配置以支持任何类型的所要通信协议。存储器系统80可包含一或多个存储器单元92(0-N)。

CPU 70也可经配置以经由系统总线76接入显示控制器88来控制发送至一或多个显示器94的信息。显示控制器88将信息发送至待经由一或多个视频处理器96显示的显示器94，所述视频处理器将待显示的信息处理成适合于显示器94的格式。显示器94可包含任何类型的显示器，包含(但不限于)阴极射线管(CRT)、液晶显示器(LCD)、等离子体显示器等。

所属领域的技术人员将进一步了解，结合本文所揭示的方面所描述的各种说明性逻辑框、模块、电路及算法可实施为电子硬件、存储于存储器中或另一计算机可读媒体中且由处理器或其它处理装置执行的指令或此两者的组合。作为实例，本文中所描述的主控装置及受控装置可用于任何电路、硬件组件、集成电路(IC)或IC芯片中。本文中所揭示的存储器可为任何类型及大小的存储器，且可经配置以存储所要的任何类型的信息。为了清楚地说明此可互换性，上文已大体上关于功能性描述了各种说明性组件、框、模块、电路及步骤。如何实施此功能性取决于特定应用、设计选项和/或强加于整个系统的设计约束。对于每一特定应用来说，所属领域的技术人员可以变化的方式实施所描述的功能性，但不应将所述实施决策解释为导致脱离本发明的范围。

可通过处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或经设计以执行本文中所描述功能的其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其任何组合来实施或执行结合本文中所揭示的方面而描述的各种说明性逻辑框、模块及电路。处理器可为微处理器，但在替代方案中，处理器可为任何常规的处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合，例如，DSP与微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器，或任何其它此配置。

本文中所揭示的方面可体现于硬件及存储于硬件中的指令中，且可驻留于(例如)随机存取存储器(RAM)、闪速存储器、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、缓存器、硬盘、可卸除式磁盘、CD-ROM或本领域中已知的任何其它形式的计算机可读媒体中。示范性存储媒体耦合至处理器，使得处理器可从存储媒体读取信息并将信息写入至存储媒体。在替代方案中，存储媒体可与处理器成一体式。处理器及存储媒体可驻留于ASIC中。所述ASIC可驻留于远程站台中。在替代方案中，处理器及存储媒体可作为离散组件而驻留于远程站台、基站或服务器中。

也应注意，描述本文中在任何示范性方面中所描述的操作步骤以提供实例及论述。可以不同于所说明的序列的众多不同序列执行所描述的操作。此外，描述于单一操作步骤中的操作可实际上以数个不同步骤执行。另外，可组合示范性方面中所论述的一或多个操作步骤。应理解，如所属领域的技术人员将容易地显而易见，流程图图式中所说明的操作步骤可经受众多不同修改。所属领域的技术人员也将理解，可使用多种不同技术及技艺中的任一者来表示信息及信号。举例来说，可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合表示在贯穿以上描述中可能提及的数据、指令、命令、信息、信号、位、符号及码片。

提供本发明的先前描述以使得任何所属领域的技术人员能够制造或使用本发明。对本发明的各种修改对于所属领域的技术人员而言将为显而易见的，且可在不脱离本发明的精神或范围的情况下将本文中所定义的一般原理应用于其它变体。由此，本发明并不希望限于本文中所描述的实例及设计，而应符合与本文中所揭示的原理及新颖特征相一致的最广泛范围。