处理具有不同的比特宽度的数据采样的装置与方法与流程

本申请请求2014年6月16日提交的申请号为62/012,520的美国临时专利申请的优先权。相关的专利申请的全文被本申请引用。

技术领域

本发明是有关于在不同的模式或者不同的输入源的情况下的信号处理，更具体来说，是有关于处理具有不同的比特宽度的数据采样的装置以及相关的方法。

背景技术：

具有不同的比特宽度(bit width)(例如8比特、10比特、12比特等等)的信号处理在不同的应用中越来越普遍，例如在相机、视频编码器、视频解码器、显示装置、图像处理单元(GPU)等等中。具体来说，需要在不同的模式或者不同的输入源的情况下，处理具有不同的比特宽度的程序。举例来说，程序可设置为在第一条件下，处理每一个具有第一比特宽度(例如12比特数据采样)的第一数据采样；并且设置为在第二条件下，处理每一个具有第二比特宽度(例如12比特数据采样)的第二数据采样。

该程序可使用具有多个暂存器以及多个逻辑门的处理器来实现。一些暂存器(例如控制暂存器)是针对具有不同的比特宽度的数据采样独立的，一些暂存器(例如数据暂存器)是针对具有不同的比特宽度的数据采样关联的。假设每一个数据暂存器是一个12比特数据采样，该12比特暂存器中的多有比特单元都被使用。当处理器是设置为处理8比特数据采样时，该12比特暂存器中的所有比特单元也是依然被使用，这将导致存储器存取带宽、存储器所需大小或者功率消耗的浪费。

技术实现要素：

依据本发明的实施例，提供用于处理具有不同的比特宽度的数据采样的装置以及相关的方法。

依据本发明的第一方面，提供一种示例性的数据处理装置。数据处理装置包含存储元件以及时钟控制器。存储元件具有多个存储部分，其中该多个存储部分包含第一存储部分与第二存储部分。时钟控制器，设置为控制该第一存储部分与该第二存储部分的时钟驱动。其中当处理电路被设置为在第一条件下工作来处理具有第一比特宽度的第一数据采样时，该时钟控制器使能该第一存储部分与该第二存储部分的时钟驱动；并且当该处理电路被设置在第二条件下处理具有第二比特宽度的第二数据采样时，该时钟控制器使能该第一存储部分的时钟驱动，并且禁能该第二存储部分的时钟驱动。

依据本发明的第二方面，提供一种示例性的数据处理装置。数据处理装置包含存储元件以及数据接口控制器。存储元件具有多个存储部分，其中该多个存储部分包含第一存储部分与第二存储部分。数据接口控制器，设置为控制该第二存储部分的数据接口的信号传输。其中当处理电路被设置为在第一条件下工作来处理具有第一比特宽度的第一数据采样时，该数据接口控制器使能该第二存储部分的该数据接口的信号传输；并且当该处理电路被设置在第二条件下处理具有第二比特宽度的第二数据采样时，该数据接口控制器禁能该第二存储部分的该数据接口的信号传输。

依据本发明的第三方面，提供一种示例性的数据处理装置。数据处理装置包含存储器。存储器用来存储多个数据采样，其中第一数据采样与第二数据采样是从在该存储器中存储的多个数据采样中的一个数据采样获得。其中当处理电路配置为在第一条件下工作来处理具有第一比特宽度的该第一数据采样时，该第一数据采样包含至少一个从该存储器的第一存储器字获得的第一数据分割以及从该存储器的第二存储器字获得的第二数据分割，其中该第一存储器字进一步包含具有该第一比特宽度的另一第一数据采样的第一数据分割，并且该第二存储器字进一步包含该另一数据采样的第二数据分割；并且当该处理电路配置为在第二条件下工作来处理具有第二比特宽度的该第二数据采样时，该第二数据采样是全部从该存储器的一个单独的存储器字获得，其中该单独的存储器字进一步包含具有该第二比特宽度的另一第二数据采样。

依据本发明的第四方面，提供一种示例性的数据处理方法。该数据处理方法包含：利用具有多个存储部分的存储元件，其中该多个存储部分包含第一存储部分以及第二存储部分；当处理电路配置为在第一条件下工作来处理具有第一比特宽度的第一数据采样时，使能该第一存储部分以及该第二存储部分；以及当该处理电路配置为在第二条件下工作来处理具有第二比特宽度的第二数据采样时，使能该第一存储部分并且禁能该第二存储部分。

依据本发明的第五方面，提供一种示例性的数据处理方法。该数据处理方法包含：利用具有多个存储部分的存储元件，其中该多个存储部分包含第一存储部分以及第二存储部分；当处理电路配置为在第一条件下工作来处理具有第一比特宽度的第一数据采样时，使能该第二存储部分的数据接口的信号传输；以及当该处理电路配置为在第二条件下工作来处理具有第二比特宽度的第二数据采样时，禁能该第二存储部分的数据接口的信号传输。

依据本发明的第六方面，提供一种示例性的数据处理方法。该数据处理方法包含：利用存储器来存储多个数据采样，其中第一数据采样与第二数据采样从是该多个数据采样中的一个数据采样获得；其中当处理电路配置为在第一条件下工作来处理具有第一比特宽度的该第一数据采样时，从该存储器的第一存储器字获得第一数据分割以及从该存储器的第二存储器字获得第二数据分割，其中该第一存储器字进一步包含具有该第一比特宽度的另一第一数据采样的第一数据分割，并且该第二存储器字进一步包含该另一数据采样的第二数据分割；以及当该处理电路配置为在第二条件下工作来处理具有第二比特宽度的该第二数据采样时，从该存储器的一个单独的存储器字获得该第二数据采样，其中该单独的存储器字进一步包含具有该第二比特宽度的另一第二数据采样。

依据本发明的第七方面，提供一种示例性的数据存取方法。该数据存取方法包含：利用具有多个存储部分的存储元件，其中该多个存储部分包含第一存储部分以及第二存储部分；当具有第一比特宽度的第一数据采样被存取时，使能该第一存储部分以及该第二存储部分；以及当具有第二比特宽度的第二数据采样被存取时，使能该第一存储部分并且禁能该第二存储部分。

本领域技术人员在与附图一同阅读了如下的实施例的具体说明之后，可了解本发明的本发明的上述与其他的目的。

附图说明

图1是依据本发明的一实施例的第一数据处理装置的示意图。

图2是如图1所示的时钟控制器的替代设计的示意图。

图3是依据本发明的一实施例的第二数据处理过装置的示意图。

图4是使用所提出的硬件设计的第一应用的举例说明。

图5是使用所提出的硬件设计的第二应用的举例说明。

图6是使用所提出的硬件设计的第三应用的举例说明。

图7是使用所提出的硬件设计的第四应用的举例说明。

图8是依据本发明的一实施例的第三数据处理过装置的示意图。

图9是依据本发明的一实施例的第四数据处理过装置的示意图。

图10是依据本发明的一实施例的紧缩存储器配置的示意图。

图11是依据本发明的一实施例的第五数据处理过装置的示意图。

图12是依据本发明的一实施例的第六数据处理过装置的示意图。

具体实施方式

整个说明书和权利要求书采用确定的术语来指代特定的部件。正如本领域的技术人员将理解的是，制造商可以使用不同的名称来指代某一部件。本文件无意于区分那些名称不同但功能相同的部件。在下面的说明书和权利要求书中，用开放式方式使用术语“包含”和“包括”，因此应当被解释为“包含，但是不限于……”。同样地，术语“耦合”既可以表示间接电气连接也可以表示直接电气连接。因此，如果一个设备与另一个设备耦合，其连接可以是通过直接电气连接或者是通过其他设备和连接件的间接电气连接。

本发明的主要内容是提供一种新颖的设计，当一个程序处理具有不同的比特宽度的数据采样时，其能够降低功率消耗以及/或者降低存储区频宽以及存储器所需尺寸。举例来说，使用一个具有多个存储部分的存储元件，其中该多个存储部分包含第一存储部分以及第二存储部分。当具有第一比特宽度的第一数据采样被存取时，第一存储部分与第二存储部分两者都被使能(enable)。当具有第二比特宽度的第二数据采样被存取时，第一存储部分被使能而第二存储部分被禁能(disable)。一个用于处理具有不同的比特宽度的数据采样的装置的一些设计在下文中详述。

图1是依据本发明的一个实施例的第一数据处理装置的示意图。举例来说，数据处理装置100可以在一个需要处理具有不同的比特宽度的数据采样的电子装置中实现，例如摄像机、视频解码器、显示装置、图像处理器、或者其他类型的能够处理具有不同的比特宽度的数据采样的装置。在这个实施例中，数据处理装置100包含，但并不限于，处理电路102、存储元件(storage element)104、时钟控制器106以及存储器(memory)108。为了更好地理解本发明的特征，图1中仅仅描述了一个存储元件104。实际上，数据处理装置100可具有多个存储元件104。在另一个示例性说明中，处理电路102可具有多个逻辑门，并且存储元件104是一个暂存器(register)。在另一个举例说明中，存储元件104是一个片上存储器(on-chip memory)或者一个片下存储器(off-chip memory)的记忆体单元。举例来说，处理电路102以及存储元件104可以是处理器的一部分，其中该处理电路102可包含多个逻辑门，并且存储元件104可以是使用静态随机存取存储器(SRAM)、暂存器或者任意其他类型的存储装置实现的处理器缓存(processor cache)的一部分。

一个信号处理程序可以在处理电路102中实现，来处理具有不同的比特宽度的数据采样。举例来说，信号处理程序可用来执行压缩/解压缩、运动估计、插值、过滤、改变大小以及/或者纹理处理。因此，处理电路102可设置为在第一条件下处理具有第一比特宽度的第一数据采样S1，并且在第二条件下处理具有第二比特宽度的第二数据采样S2。在后续中，假设第一比特宽度是12比特，并且第二比特宽度是8比特。然而，这仅仅为举例说明，而并非是本发明的限制。

存储元件104的数据比特是直接/间接地从存储器108(例如动态随机存取存储器DRAM、静态随机存取存储器SRAM、暂存器或者其他类型的存储器装置)中装载，并接着被处理电路102处理。因此，第一数据采样S1(例如，一个12比特的数据采样)可直接地从存储器108中读取(或者从存储器108中读取的一个数据采样，并且接着由存储器108与存储元件104之间的中间电路处理获得)，并且接着在第一条件下(例如12比特深度模式)装载至存储元件104，并且第二数据采样S2(例如一个8比特数据采样)可直接地从存储器108中读取(或者从存储器108中读取的一个数据采样，并且接着由存储器108与存储元件104之间的中间电路处理获得)，并且接着在第二条件下(例如8比特深度模式)装载至存储元件104。

存储元件104包含具有M存储部分的N比特单元，其中N与M是正整数，并且可基于实际设计考量而设置。在这个实施例中，存储元件104可以是一个12比特暂存器，其具有包含8不太重要比特(less significant bit，以下简称为LSB)的第一存储部分105_1以及包含4最重要比特(most significant bit，以下简称为MSB)的第二存储部分105_2。在一个替代设计中，存储元件104可以是一个12比特暂存器，其具有包含4不太重要比特(less significant bit，LSB)的第一存储部分以及包含8最重要比特(most significant bit，MSB)的第二存储部分。在另一个替代设计中，存储元件104可以是一个12比特暂存器，具有超出2个的存储部分。简单来说，在存储元件104中的比特单元的数量以及图1中所述的存储元件104的分区设计仅仅用来举例说明，而并非是本发明的限制。

在这个实施例中，时钟控制器106设置为控制第一存储部分(例如一个LSB存储部分)105_1以及第二存储部分(例如MSB存储部分)105_2中的每一个的时钟驱动。换言之，第一存储部分(例如LSB存储部分)105_1以及第二存储部分(例如MSB存储部分)105_2可分别通过时钟控制器106来激活。当处理电路102设置为在第一条件(例如12比特深度模式)下工作时，时钟控制器106使能(enable)第一存储部分105_1以及第二存储部分105_2的时钟驱动。当处理电路102设置为在第二条件(例如8比特深度模式)下工作时，时钟控制器106使能第一存储部分105_1的时钟驱动，并且禁能(disable)第二存储部分105_2的时钟驱动。举例来说，时钟控制器106可具有两个时钟源107_1以及107_2，其中该时钟源107_1能够提供第一时钟CLK_1，并且时钟源107_2能够提供第二时钟CLK_2。然而，这仅仅作为举例说明，而并非是本发明的限制。另举一例来说，第一时钟CLK1与第二时钟CLK_2可从一个时钟控制器提供，该时钟控制器使用一个单独的时钟源与一个逻辑门合作。

图2是在图1中所示的时钟控制器106的另一个替代设计。如图2所示，一个单独的时钟源107_1以及一个与门110可以在时钟控制器106的替代设计中实现，来提供多个时钟。单独的时钟源107_1可配置为产生第一时钟CLK_1至第一存储部分105_1。关于与门110，第一输入端被设置为接收从单独的时钟源107_1产生的第一时钟CLK_1，第二输入端被设置为接收时钟使能信号CLK_2_使能，并且一个输出端被设置为依据时钟使能信号CLK_2_使能选择性地输出第一时钟CLK_1作为第二时钟CLK_2。举例来说，与门110的输出端耦接至时钟源107_2。以这样的方式，通过使用相同的时钟源，同时可提供两个时钟输入。与门110可作为一个闸控时钟电路(clock gating circuit)。当时钟使能信号CLK_2_使能是通过第一逻辑值(例如“1”)来设定时，与门110被允许来输出第一时钟CLK_1作为第二时钟CLK_2，从而使能第二存储部分105_2的时钟驱动。当时钟使能信号CLK_2_使能是通过第二逻辑值(例如“0”)来设定时，与门110不能输出第一时钟CLK_1作为第二时钟CLK_2，因此禁能第二存储部分105_2的时钟驱动。简单来说，本发明在产生第一时钟CLK_1与第二时钟CLK_2的硬件设计上没有任何限制。任何能够产生多个时钟(例如CLK_1与CLK_2)并且选择性禁能多个时钟中的至少一个(例如CLK_2)将落入本发明的范围。在其他的实施例中，任意其他的方法可用来提供两个时钟。

关于如图1所示的实施例，第一存储部分105_1是安排来在第一时钟CLK_1下工作，并且第二存储部分105_2是安排来在第二时钟CLK_2下工作。需注意的是，第二时钟CLK_2与第一时钟CLK_1是独立的，其原因为第一时钟CLK_1与第二时钟CLK_2是从时钟源107_1与107_2提供的，而时钟源107_1与107_2是独立地使能/禁能的。因此，当处理电路102设置为在第一条件下工作时，第一时钟CLK_1与第二时钟CLK_2在时钟控制器106的控制下都被激活，并且当处理电路102被设置为在第二条件下工作时，在时钟控制器106的控制下，第一时钟CLK_1被激活并且第二时钟CLK_2没有被激活。更具体来说，时钟源107_1在第一条件与第二条件下使能第一时钟CLK_1的产生；然而时钟源107_2在第一条件下使能第二时钟CLK_2的产生，在第二条件下禁能第二时钟CLK_2的产生。

当处理电路102设置为在第一条件下处理第一数据采样S1(例如12比特数据采样)，由于第一时钟CLK_1与第二时钟CLK_2都被激活，存储元件104的所有比特单元都被使用。具体来说，在第一条件下，第一存储部分105_1与第二存储部分105_2都被使用来存储包含在第一数据采样S1中的数据比特。在这个实施例中，第一数据采样S1的4个MSB比特分别装载至第二存储部分105_2的4个比特单元；并且第一数据采样S1的8个LSB比特分别装载至第一存储部分105_1的8个比特单元。

当处理电路102设置来在第二条件下处理第二数据采样S2(例如,8-比特数据采样)时，仅仅第一存储部分105_1的比特单元被使用，其原因为第一时钟CLK_1被激活并且第二时钟CLK_2没有被激活。具体来说，在第二条件下，仅仅第一存储部分105_1与第二存储部分105_2中的一个被用来存储包含在第二数据采样S2中的数据比特。在这个实施例中，第二数据采样S2的8比特数据是分别装载至第一存储部分105_1的8比特数据。

处理电路102可存取在存储元件104中的数据比特，来执行预期的数据处理。当第二时钟CLK_2在第二条件下被禁能时，在第二存储部分105_2中的每一个数据比特是重新设置为一个预先定义的值(例如“1”或者“0”)，来保证处理电路102能够正确地处理在第一存储部分105_1中的数据比特。举例来说，当决定被第二存储部分105_2需要的第二时钟CLK_2需要被控制为禁能来处理在第二存储部分105_1中的第二数据采样S2时，可实施异步重新设定来重新设定在第二存储部分105_2中的数据比特。换言之，在第二存储部分105_2中存储的数据比特是在缺少第二时钟CLK_2的情况下被重新设置。另举一例来说，当决定被第二存储部分105_2需要的第二时钟CLK_2需要被控制为禁能来处理在第二存储部分105_1中的第二数据采样S2时，可实施同步重新设定来重新设定在第二存储部分105_2中的数据比特。换言之，在第二存储部分105_2中存储的数据比特是在存在第二时钟CLK_2的情况下被重新设置。在一些实施例中，第一时钟CLK_1与第二时钟CLK_2可被使能，并且接着在第一存储部分105_1以及第二存储部分105_2中存储的数据比特被重新设置。在同步重新设置完成之后，时钟控制器106禁能时钟源107_2来使得第二时钟CLK_2变为禁能。接下来，数据处理装置200进入第二条件来处理在第一存储部分105_1中的第二数据采样S2。

由于用来提供第二时钟CLK_2的时钟源107_2以及用来传递第二时钟CLK_2至第二存储部分105_2的相关的时钟树是禁能的，相关电路的功率消耗，特别是时钟相关电路的，能够被减少。进一步来说，由于第二时钟CLK_2是禁能的，第二存储部分105_2的输出数据比特是稳定的，而并没有任何的信号转变。因此，第二存储部分105_2中的这些比特单元的扇出(fan-out)(或者装载)的功率消耗就可以减少。

在图1所示的实施例中，由时钟控制器106控制两个独立的时钟，其中一个独立时钟是在第二条件下被禁能，从而节省功率消耗。此外，在第二条件下减少功率消耗的相同的目标也可以通过使用时钟闸控(clock gating)技术来实现。在其他的实施例中，第一存储部分105_1以及第二存储部分105_2可分别通过其他方法(举例来说，一个功率控制器，一个电子连接控制器或者用于控制第一存储部分105_1以及第二存储部分105_2的激活的其他方式)实现，这并非是本申请的限制。

图3是依据本发明的实施例的第二数据处理装置的示意图。举例来说，数据处理装置200在一个电子装置中实施，该电子装置需要处理具有不同的比特宽度的数据采样，例如摄像机、视频编码器、视频解码器、显示装置、GPU、或者其他类型能够处理具有不同的比特宽度的数据采样的装置。在这个实施例中，数据处理装置200包含时钟控制器206以及如前所述的处理电路102、存储元件104以及存储器108。数据处理装置100与200之间的主要区别是时钟控制器设计。如图3所示，时钟控制器206包含时钟源212、第一闸控时钟电路214_1、第二闸控时钟电路214_2以及控制电路216。时钟源212产生一个单独的时钟CLK至第一闸控时钟电路214_1以及第二闸控时钟电路214_2中的每一个。第一闸控时钟电路214_1被安排来接收单独的时钟CLK，并且选择性地依据控制电路216产生的第一控制信号ACT_1提供所接收到的单独的时钟CLK至第一存储部分(例如LSB存储部分)105_1。第二闸控时钟电路214_2是安排来接收相同的单独的时钟CLK，并且选择性地依据控制电路216产生的第二控制信号ACT_2提供所接收到的单独的时钟CLK至第二存储部分(例如MSB存储部分)105_1。当处理电路102是设置在第一条件下工作时，控制电路216设置第一控制信号ACT_1来允许所接收到的单独的时钟CLK来提供给第一存储部分105_1，并且设置第二控制信号ACT_2来允许所接收到的单独的时钟CLK来提供给第二存储部分105_2。当处理电路102是设置在第二条件下工作时，控制电路216设置第一控制信号ACT_1来允许所接收到的单独的时钟CLK来提供给第一存储部分105_1，并且设置第二控制信号ACT_1来阻挡(block)所接收到的单独的时钟CLK来提供给第二存储部分105_2。

相似地，当在第二条件下，第二存储部分105_2所需的时钟被第二闸控时钟电路214_2闸控时，在第二存储部分105_2中的每一个数据比特都被重新设置为一个预定的值(例如1或者0)，来保证处理电路102能够正确地处理在第一存储部分105_1中的数据比特。举例来说，当决定由第二存储部分105_2所需的时钟需要被闸控来处理在第一存储部分105_1中的第二数据采样S2时，可实施异步重新设置与同步重新设置中的一个至第二存储部分105_2中的数据比特。

在这个实施例中，第一闸控时钟电路214_1具有多个门时钟单元215_1，每一个都被第一控制信号ACT_1控制，并且第二闸控时钟电路214_2具有多个门时钟单元215_2，每一个被第二控制信号ACT_2控制。举例来说，每一个门时钟单元215_1、215_2可使用一个逻辑门(例如与门或者与非门)来实现。

由于用来传递时钟CLK至第二存储部分105_2的相关的时钟树(clock tree)在第二条件下未激活，相关电路的功率消耗，特别是时钟相关电路，就可以减少。更进一步，由于被第二存储部分105_2所需的时钟在第二条件下未被激活，第二存储部分105_2的输出数据比特是稳定的而并没有任何的信号转移(signal transition)。因此，在第二存储部门105_2中的这些比特单元的扇出(或者装载)的功率消耗就可以减少。

图4是使用所提出的硬件设计的第一应用的示意图。一个数据偏移电路(data shifter circuit)，或者一个管道暂存器电路(pipeline register circuit)，可设置为具有多个12比特暂存器，其中每一个12比特暂存器可被如图1所示的两个时钟控制(或者可被如图3所示的单独的时钟控制)。在图4的举例说明中，在数据偏移电路(或者管道暂存器电路)中实施的12比特暂存器中的每一个具有一个由第一时钟CLK_1控制的8比特LSB存储部分，以及由第二时钟CLK_2控制的4比特MSB存储部分。当12-比特数据采样在第一条件(例如12比特深度模式)下处理时，第一时钟CLK_1与第二时钟CLK_2都被使能，并且12比特暂存器中所有比特单元都被使用。然而，当8比特数据采样(其指示一个8-比特数据采样或者一个12-比特数据采样中的8比特部分)在第二条件(例如8比特深度模式)下被处理时，仅仅第一时钟CLK_1被使能，并且每一个12比特暂存器中的仅仅8比特LSB存储部分被使用。与产生以及传输第二时钟CLK_2相关的功率消耗就可以减少。进一步，由于在每一个12比特暂存器中的4比特MSB存储部分没有信号传输发生，每一个12比特暂存器的4比特MSB存储部分的消耗功率将可以减少。

图5是使用所提出的硬件设计的第二应用的示意图。在图5所示的例子中，在数据偏移电路或者管道暂存器电路设置的12比特暂存器中的每一个12比特暂存器具有一个被第一时钟CLK_1控制的4比特LSB存储部分，以及被第二时钟CLK_2控制的8比特MSB存储部分。当12-比特数据采样在第一条件(例如12比特深度模式)下处理时，第一时钟CLK_1与第二时钟CLK_2都被使能，并且12比特暂存器中所有比特单元都被使用。然而，当8比特数据采样(其指示一个8-比特数据采样或者一个12-比特数据采样中的8比特部分)在第二条件(例如8比特深度模式)下被处理时，仅仅第二时钟CLK_2被使能，并且每一个12比特暂存器中的仅仅8比特MSB存储部分被使用。与产生以及传输第一时钟CLK_1相关的功率消耗就可以减少。进一步，由于在每一个12比特暂存器中的4比特LSB存储部分没有信号传输发生，每一个12比特暂存器的4比特LSB存储部分的消耗功率将可以减少。

图6是使用所提出的硬件设计的第三应用的示意图。一个组合逻辑可置于两个12比特暂存器之间，其中每一个12比特暂存器可由图1所示的两个时钟(或者图3所示的一个单独的具有闸控时钟的时钟)控制。在图6所示的例子中，组合逻辑可以是在处理电路102中实现的一个加法器、一个乘法器或者任意的其他类型组合逻辑，并且每一个12比特暂存器具有一个被第一时钟CLK_1控制的8比特LSB存储部分，以及被第二时钟CLK_2控制的4比特MSB存储部分。当12-比特数据采样在第一条件(例如12比特深度模式)下处理时，第一时钟CLK_1与第二时钟CLK_2都被使能，并且12比特暂存器中所有比特单元都被使用。然而，当8比特数据采样(其指示一个8-比特数据采样或者一个12-比特数据采样中的8比特部分)在第二条件(例如8比特深度模式)下被处理时，仅仅第一时钟CLK_1被使能，并且每一个12比特暂存器中的仅仅8比特LSB存储部分被使用。与产生以及传输第二时钟CLK_2相关的功率消耗就可以减少。进一步，由于在每一个12比特暂存器中的4比特MSB存储部分没有信号传输发生，每一个12比特暂存器的4比特MSB存储部分的消耗功率将可以减少。在一些场景下，如图6所示的实施例进一步针对加法器、乘法器或者其他类型的组合逻辑的处理指示扩展(sign extension)。

图7是使用所提出的硬件设计的第四应用的示意图。在图7所示的例子中，每一个12比特暂存器(其被组合逻辑存取，例如加法器、乘法器或者其他类型的组合逻辑)具有一个被第一时钟CLK_1控制的4比特LSB存储部分，以及被第二时钟CLK_2控制的8比特MSB存储部分。当12-比特数据采样在第一条件(例如12比特深度模式)下处理时，第一时钟CLK_1与第二时钟CLK_2都被使能，并且12比特暂存器中所有比特单元都被使用。然而，当8比特数据采样(其指示一个8-比特数据采样或者一个12-比特数据采样中的8比特部分)在第二条件(例如8比特深度模式)下被处理时，仅仅第二时钟CLK_2被使能，并且每一个12比特暂存器中的仅仅8比特MSB存储部分被使用。与产生以及传输第一时钟CLK_1相关的功率消耗就可以减少。进一步，由于在每一个12比特暂存器中的4比特LSB存储部分没有信号传输发生，每一个12比特暂存器的4比特LSB存储部分的消耗功率将可以减少。在一些场景下，如图7所示的实施例可适用于一些操作，例如针对加法器、乘法器或者其他类型的组合逻辑的处理指示扩展(sign extension)。

在图1与图3所示的实施例中，与在第二条件下的第二存储部分105_2相关的功率消耗通过控制第二存储部分105_2的时钟驱动来减少。此外，与在第二条件下的第二存储部分105_2相关的功率消耗通过控制第二存储部分105_2的数据接口来减少。举例来说，在第二条件下减少功率消耗的相同的目标可通过使用数据闸控技术(数据gating technique)来实现。

图8是依据本发明的第三实施例的数据处理装置的示意图。举例来说，数据处理装置700在一个电子装置中实施，该电子装置需要处理具有不同的比特宽度的数据采样，例如摄像机、视频编码器、视频解码器、显示装置、GPU、或者其他类型能够处理具有不同的比特宽度的数据采样的装置。在这个实施例中，数据处理装置700包含数据接口控制器702、存储元件704以及如前所述的处理电路102以及存储器108。为了更好地理解本发明的技术特征，在图8中仅仅绘示了一个存储元件704。实际上，数据处理装置700可具有多个存储元件704。在另一个举例说明中，处理电路102与存储元件704可以是处理器的一部分，其中该处理电路102可具有多个逻辑闸控，并且该存储元件704可以是一个暂存器。在其他的实施例中，存储元件704可以是一个片上存储器或者片下存储器的存储器单元。举例来说,处理电路102与存储元件704可以是处理器的一部分，其中该处理电路102具有多个逻辑闸控，并且该存储元件104可以是一个处理器暂存(processor cache)的一部分，该处理器暂存是使用SRAM实现。

如上所述，处理电路102可设置为在第一条件下处理具有第一比特宽度的第一数据采样S1，并且在第二条件下处理具有第二比特宽度的第二数据采样S2，其中该第一比特宽度大于该第二比特宽度。在后续中，也假设第一比特宽度是12比特，并且第二比特宽度是8比特。然而，这仅仅为举例说明，而并非是本发明的限制。存储元件704的数据比特是直接/间接地从存储器108(例如动态随机存取存储器DRAM)中装载，并接着被处理电路102处理。因此，第一数据采样S1(例如，一个12比特的数据采样)可直接地从存储器108中读取(或者从存储器108中读取的一个数据采样，并且接着由存储器108与存储元件104之间的中间电路处理获得)，并且接着在第一条件下(例如12比特深度模式)装载至存储元件704，并且第二数据采样S2(例如一个8比特数据采样)可直接地从存储器108中读取(或者从存储器108中读取的一个数据采样，并且接着由存储器108与存储元件704之间的中间电路处理获得)，并且接着在第二条件下(例如8比特深度模式)装载至存储元件704。

存储元件704包含具有M存储部分的N比特单元，其中N与M是正整数，并且可基于实际设计考量而设置。在存储元件704中的每一个比特单元具有一个输入数据PIN脚(标识为“i”)以及一个输出数据PIN脚(标识为“o”)。在这个实施例中，存储元件704可以是一个12比特暂存器，其具有包含8LSB单元的第一存储部分705_1以及包含4MSB单元的第二存储部分705_2。在一个替代设计中，存储元件704可以是一个12比特暂存器，其具有包含4LSB单元的第一存储部分以及包含8MSB单元的第二存储部分。在另一个替代设计中，存储元件704可以是一个12比特暂存器，具有超出2个的存储部分。简单来说，在存储元件704中的比特单元的数量以及图8中所述的存储元件704的分区设计仅仅用来举例说明，而并非是本发明的限制。

数据接口控制器702用来在第二存储部分705_2的数据接口控制信号传输。在这个实施例中，数据接口是第二存储部分705_2的输出接口。当存储元件704是一个暂存器时，输出接口可包含输出数据比特，其可以选择性地由所提出的数据接口控制器702闸控。在存储元件704是一个存储器单元，例如一个SRAM的情况下，输出接口可包含输出数据比特以及/或者相关的控制信号(例如写入控制信号、SRAM选择信号等等)，其可由所提供的数据接口控制器702选择性地闸控。

当处理电路102工作在第一条件下时，数据接口控制器702使能在第二存储部分705_2的输出接口的信号传输。当处理电路102工作在第二条件下时，数据接口控制器702禁能在第二存储部分705_2的输出接口的信号传输。举例来说，数据接口控制器702可具有一个数据闸控电路706以及一个控制电路708。如图8所示，数据闸控电路706用来接收一组来自第二存储部分705_2的比特单元的输出数据PIN脚的输出数据比特，并且依据控制电路708产生的控制信号act_2选择性地提供所接收的该组数据比特至处理电路102。在第一条件下，控制电路708设置控制信号act_2来允许所接收的该组输出数据比特可提供给处理电路102。在第二条件下，控制电路708设置控制信号act_2来阻挡(block)所接收到的该组输出数据比特提供给处理电路102。

当处理电路102设置为在第一条件下处理第一数据采样S1(例如12-比特数据采样)，存储元件704中的所有的比特单元都被使用，并且控制信号act_2被妥当地设置来允许所接收到的该组第二存储部分705_2的输出数据比特被处理电路102所使用。换言之，存储元件704的所有输出数据比特在第一条件下可以被处理电路102所使用。具体来说，当处理电路102设置为在第一条件(例如12-比特深度模式)下处理第一数据采样S1(例如12-比特数据采样)时，第一存储部分705_1与第二存储部分705_2都用来存储包含在第一数据采样S1中的数据比特。在这个实施例中，第一数据采样S1的4MSB比特分别下载至第二存储部分705_2的4比特单元；并且第一数据采样S1的8LSB比特分别下载至第一存储部分705_1的8比特单元。更进一步，在第一存储部分705_1的第一数据采样S1的8LSB比特以及在第二存储部分705_2的4MSB比特都被处理电路102使用。

当处理电路102设置为在第二条件(例如,8-比特深度模式)下处理第二数据采样S2(例如8-比特数据采样)时，由于控制信号act_2是没有被激活的，仅仅第一存储部分705_1的比特单元被允许通过第一存储部分705_1的输出接口进行信号传输。具体来说，在第二条件下，第一存储部分705_1与第二存储部分705_2中的仅仅一个被用来输出所存储的数据比特至处理电路102。在这个实施例中，第二数据采样S2的数据比特被分别下载至第一存储部分705_1的8比特单元。更进一步，当控制信号act_2在第二条件下没有激活时，第二存储部分705_2的输出接口的每一数据比特可重新设置为一个预定的值(例如“1”或者“0”)来保证处理电路102能够正确地处理在第一存储部分705_1中的数据比特。在这个实施例中，数据闸控电路706具有多个数据闸控单元707。每一个数据闸控单元都被控制信号act_2所控制。举例来说，每一个数据闸控单元707可通过使用一个逻辑门，例如一个与门、与非门或任何其他的逻辑门来实现。因此，通过控制信号act_2的适当设置，在第二条件下，每一个数据闸控单元707的输出可设置为具有预定的值。由于非激活的控制信号act_2能够避免在数据闸控电路706的输出的信号传输影响处理电路102，相关电路的功率消耗可以减少。

图9是依据本发明的第四实施例的处理装置的示意图。举例来说，数据处理装置800可通过一个需要处理具有不同的比特宽度的数据采样电子装置来实现，例如摄像机、视频编码器、视频解码器、显示装置、图像处理单元(GPU)或者能够处理具有不同的比特宽度的数据采样的其他装置。如图9所示，数据处理装置800包含数据接口控制器802以及如上所述的存储元件704、处理电路102以及存储器108。数据接口控制器802设置为控制第二存储部分705_2的数据接口的信号传输。在这个实施例中，数据接口是第二存储部分705_2的一个输入接口。当存储元件704是一个暂存器时，输入接口可包含输入数据比特，其可被所提供的数据接口控制器802选择性地闸控。在其他的例子中，当在存储元件704是一个存储器单元，例如一个SRAM的情况下，输入接口可包含输入数据比特以及/或者相关的存取控制信号(例如读取控制信号、SRAM选择信号等等)，其可由所提供的数据接口控制器802选择性地闸控。

当处理电路102工作在第一条件下时，数据接口控制器802使能在第二存储部分705_2的输入接口的信号传输。当处理电路102工作在第二条件下时，数据接口控制器802禁能在第二存储部分705_2的输入接口的信号传输。举例来说，数据接口控制器802可具有一个数据闸控电路806以及一个控制电路808。如图9所示，数据闸控电路806用来接收一组输入数据比特，并且依据控制电路808产生的控制信号act_2’选择性地提供所接收的该组输入数据比特至第二存储部分705_2的比特单元的输入数据PIN脚。在第一条件下，控制电路808设置控制信号act_2’来允许所接收的该组输入数据比特存储在第二存储部分705_2。在第二条件下，控制电路808设置控制信号act_2’来阻挡所接收到的该组输入数据比特存储在第二存储部分705_2。

当处理电路102设置为在第一条件(例如12-比特深度模式)下处理第一数据采样S1(例如12-比特数据采样)，存储元件704中的所有的比特单元都被使用，并且控制信号act_2’被妥当地设置来允许第二存储部分705_2所接收到的该组输入数据比特的传输。换言之，第一数据采样S1的所有输入数据比特在第一条件下被存储元件704所接收。具体来说，在第一条件下，第一存储部分705_1与第二存储部分705-_2都用来存储包含在第一数据采样S1中的数据比特。在这个实施例中，第一数据采样S1的4MSB比特分别下载至第二存储部分705_2的4比特单元；并且第一数据采样S1的8LSB比特分别下载至第一存储部分705_1的8比特单元。

当处理电路102设置为在第二条件(例如,8-比特深度模式)下处理第二数据采样S2(例如8-比特数据采样)时，由于控制信号act_2’是没有被激活的，仅仅第一存储部分705_1的比特单元被允许通过第一存储部分705_1的输入接口进行信号传输。具体来说，在第二条件下，第一存储部分705_1与第二存储部分705_2中的仅仅一个被用来接收第二数据采样S2。在这个实施例中，第二数据采样S2的数据比特被分别下载至第一存储部分705_1的8比特单元。更进一步，当控制信号act_2’在第二条件下没有激活时，第二存储部分705_2的输入接口的每一数据比特可重新设置为一个预定的值(例如“1”或者“0”)来保证处理电路102能够正确地处理在第一存储部分105_1中的数据比特。在这个实施例中，数据闸控电路806具有多个数据闸控单元807。每一个数据闸控单元都被控制信号act_2’所控制。举例来说，每一个数据闸控单元807可通过使用一个逻辑门，例如一个与门、与非门或任何其他的逻辑门来实现。因此，通过控制信号act_2’的适当设置，在第二条件下，每一个数据闸控单元807的输出可设置为具有预定的值。由于非激活的控制信号act_2’能够避免在数据闸控电路806在第二条件下的输出，相关电路的功率消耗可以减少。

无论所提出的是时钟闸控技术、数据闸控技术还是功率控制技术，可使用电子控制技术或者其他的控制不同的存储部门的激活状态的技术，存储器元件能够减少功率消耗。举例来说，一个存储器元件可具有一个MSB存储部分以及一个LSB存储部分，其中MSB存储部分与LSB存储部分都在第一条件下使用，并且仅仅MSB存储部分在第二条件下使用。具有这样的分区设计的存储器元件对于某些信号处理运算特别适合，例如旋转运算(rotation operation)。另举一例，一个存储器元件可具有MSB存储部分以及LSB存储部分，其中MSB存储部分与LSB存储部分都在第一条件下被使用，并且仅仅LSB存储部分是在第二条件下被使用。具有这样的分区设计的存储器元件对于某些信号处理运算特别适合，例如旋转运算。

一个应用可能读取在第一条件下存储在一个存储器中的一个特定的数据采样(即一个完整的数据采样)，并且可能在第二条件下读取存储在存储器中的相同的特定数据采样的一部分(即一部分数据采样)。在本发明的一个示例性实施例中，该特定的数据采样可具有多个数据分割(data segment)，并且这些数据分割是以属于不同的存储器字组合(memory word group)的不同的存储器字(memory word)存储在一个存储器(例如DRAM)中。图10是依据本发明的实施例的紧凑内存占用的示意图。通过举例说明，而并非限制，图1、2、7、8中的存储器108可通过使用图10中的存储器900来实现。存储器900具有多个存储器字组合902_1-902_N，并且每一个存储器字组合902_1-902_N具有多个存储器字903。举例来说，每一个存储器字可以是32比特。

一个应用可设计为在一种条件下(即N-比特深度模式)处理N-比特数据采样904_1-904_K，也可以设计为在另一种条件下(即I-比特深度模式)处理I-比特数据采样904_1-904_K，其中N>I，并且每一个I-比特数据采样904_1-904_K是N-比特数据采样904_1-904_K的一部分。此外，一个应用可设计为在一种条件下(即N-比特深度模式)处理N-比特数据采样，也可以设计为在另一种条件下(即I-比特深度模式)处理I-比特数据采样，并且可以设计为在另一种条件下(即J-比特深度模式)处理J-比特数据采样，其中N>I>J，并且每一个I-比特数据采样以及J-比特数据采样是N-比特数据采样904_1-904_K的一部分。

根据实际的设计需要，N-比特数据采样904_1-904_K中的每一个可具有多个数据分割DS_1-DS_M。举例来说，N-比特数据采样904_1-904_K的每一个可具有两个数据分割(M＝2)。另举一例来说，N-比特数据采样904_1-904_K的每一个可具有三个数据分割(M＝3)。再另举一例，N-比特数据采样904_1-904_K中的每一个可具有多个三个数据分割(M>3)。通过举例说明，一个数据分割的比特宽度可通过2的非负整数次幂来设置(例如2⁰、2¹、2²、2³、2⁴等等)。因此，一个13-比特数据采样可分割为一个8-比特数据分割、一个4-比特数据分割、以及一个1-比特数据分割。此外，一个数据分割的比特宽度也可以通过2的整数乘积来设置(例如2、4、6、8等)。

在一个举例说明中，数据采样904_1-904_K的相同比特位置的数据分割DS_1可以组合，并且顺序地存储在一个突发存取的存储器字组合902_1；相似地，数据采样904_1-904_K的相同位置的数据分割DS_2可以组合，并且顺序地存储在一个突发存取的存储器字组合902_2中；并且数据采样904_1-904_K的相同位置的数据分割DS_M可以组合，并且顺序地存储在一个突发存取的存储器字组合902_M中。

举例来说，数据采样904_1-904_K的每一个的比特宽度N是12比特，数据采样904_1-904_K的数量K是64，并且数据分割DS_1-DS_M的数量M是3。在一个示例性设计中，数据分割DS_1包含12-比特数据采样的数据比特(数据[11:8])，数据分割DS_2包含12-比特数据采样的数据比特(数据[7:4])，并且数据分割DS_M包含12-比特数据采样的数据比特(数据[3:0])。因此，64个数据采样904_1-904_K的数据比特(数据[11:8])进行组合，并且存储在32-位存储器字组合902_1中，64个数据采样904_1-904_K的数据比特(数据[7:4])进行组合，并且存储在32-位存储器字组合902_2中，并且64个数据采样904_1-904_K的数据比特(数据[3:0])进行组合并且存储在32-位存储器字组合902_M中。一个8-4突发(突发长度＝8，字＝4)可用来存储任何的32-位存储器字组合902_1、902_2、902_M。以这样的方式，存储器存取延迟可有效地缩短。更进一步，至少两个32-位存储器字组合902_1-902_M可设置在存储器900的一个连续的逻辑存储空间中。考量到在处理电路102上运行的信号处理程序需要具有较少精确度的数据，例如数据比特(数据[11:4])，其能够以连续的突发来读取存储器字组合902_1与902_2。考量到其他的情况，当在处理电路102上运行的信号处理程序需要具有较少精确度的数据，例如数据比特(数据[7:0])，其能够以连续的突发来读取存储器字组合902_1与902_M。当使用所提出的紧凑型存储器占用时，需要处理具有不同的比特深度的数据采样的信号处理程序可提高性能。

图11是依据本发明的实施例的第五数据处理装置的示意图。举例来说,数据处理装置1000可通过一个需要处理具有不同的比特宽度的数据采样电子装置来实现，例如摄像机、视频编码器、视频解码器、显示装置、图像处理单元(GPU)或者能够处理具有不同的比特宽度的数据采样的其他装置。在这个实施例中，数据处理装置1000包含存储器(例如DRAM)1008以及如上所述的存储元件104/704，处理电路102以及时钟/数据接口控制器106/206/702/802。存储器(例如DRAM)1008可通过如图10所示的存储器900来实现。因此，具有所提出的紧凑型存储器占用的存储器1008可具有两个存储器字组合1009_1与1009_2，其设置在一个连续的逻辑存储器空间内。存储元件104/704具有由8LSB单元组合的第一存储部分105_1/705_1以及由4MSB单元组合的第二存储部分105_2/705_2。在这个实施例中，一个完整的12-比特数据采样具有第一数据分割(数据[7:0])以及第二数据分割(数据[11:8])，其中第一数据分割(数据[7:0])存储在存储器字组合1009_1中，并且第二数据分割(数据[11:8])存储在存储器字组合1009_2中。完整的12-比特数据采样可以是由处理电路102在第一条件(例如12-比特深度模式)下运行的程序的待处理的第一数据采样S1，并且第一数据分割(数据[7:0])可以是由处理电路102在第二条件(例如8-比特深度模式)下运行的程序的待处理的第二数据采样S2。在这个实施例中，第一数据采样S1的分区(数据[11:8]+数据[7:0])与存储元件104/704的分区(4MSB单元+8LSB单元)匹配。因此，数据处理装置1000促进了一个简单的设计来支持不同的比特宽度。

举例来说，当处理电路102设置为在第一条件下处理第一数据采样S1时，第一数据采样S1的第一数据分割(数据[7:0])从存储器1008的一个存储器字组合1009_1中读出，并且写入存储元件104/704的存储部分105_1/705_1(8LSB单元)；并且第一数据采样S1的第二数据分割(数据[11:8])从存储器1008的另一个存储器字组合1009_2中读出，并且接着写入存储元件104/704的第二存储部分105_2/705_2(4MSB单元)。当处理电路102设置为在第二条件下处理第二数据采样S2(其是第一数据采样S1的一部分)时，第二数据采样S2(即第一数据采样S1的数据分割(数据[7:0]))从存储器1008的一个存储器字组合1009_1中读出，并且接着被写入存储元件104/704的第一存储部分105_1/705_1(8LSB单元)，其中时钟/数据接口控制器106/206/702/802操作来应用时钟闸控/数据闸控至存储元件104/704的第二存储部分105_2/705_2(4MSB单元)，来减少功率消耗。

然而，当在处理电路102上运行的另一个程序需要具有较少精确度的数据采样(例如数据[11:4])时，其需要在不同的存储器字组合中的两个存储器字，并且接着丢弃不需要的数据比特。举例来说，第一数据采样S1的第一数据分割(数据[7:0])从存储器字组合1009_1中读出，并且第一数据采样S1的第二数据分割(数据[11:8])从存储器字组合1009_2中读出。一些在第一数据分割(数据[7:0])中的数据比特(数据[7:4])从存储器字组合1009_2中读出并且被保持，并且从存储器字组合1009_1中读出的第一数据分割(数据[7:0])的剩余数据比特(数据[3:0])被丢弃。从存储器字组合1009_2中读出的第一数据分割(数据[7:0])的数据比特(数据[7:4])以及从存储器字组合1009_2中读出的第二数据分割(数据[11:8])混合来组合一个所需的8-比特数据采样(数据[11:4])。

图12是依据本发明的实施例的第六数据处理装置的示意图。举例来说,数据处理装置1100可通过一个需要处理具有不同的比特宽度的数据采样电子装置来实现，例如摄像机、视频编码器、视频解码器、显示装置、图像处理单元(GPU)或者能够处理具有不同的比特宽度的数据采样的其他装置。在这个实施例中，数据处理装置1100包含比特选择器1106、存储器(例如DRAM)1108以及如上所述的存储元件104/704、处理电路102以及时钟/数据接口控制器106/206/702/802。存储器(例如DRAM)1108可通过如图10所示的存储器900来实现。因此，具有所提出的紧凑型存储器占用的存储器1108可具有两个存储器字组合1109_1与1109_2，其设置在一个连续的逻辑存储器空间内。

在这个实施例中，一个完整的12-比特数据采样具有第一数据分割(数据[3:0])以及第二数据分割(数据[11:4])，其中第一数据分割(数据[3:0])存储在存储器字组合1109_1中，并且第二数据分割(数据[11:4])存储在存储器字组合1109_2中。完整的12-比特数据采样可以是由处理电路102在第一条件下运行的程序的待处理的第一数据采样S1，并且第一数据采样S1的第二数据分割(数据[11:4])可以是由处理电路102在第二条件下运行的程序的待处理的第二数据采样S2。

在这个实施例中，第一数据采样S1的分区(数据[11:4]+数据[3:0])与存储元件104/704的分区(4MSB单元+8LSB单元)不匹配。然而，与能够促进一个简单的设计来支持不同的比特深度的数据处理装置1000相比较，数据处理装置1100能够促进更少的存储器存取来处理具有不同的比特深度的数据采样。如图12所示，比特选择器1106位于存储元件(例如暂存器或者SRAM)的第一存储部分105_1/705_1之间的输入接口与存储器(例如DRAM)1108之间。如图12所示，比特选择器1106包含多个多工器1107，分别耦接至第一存储部分105_1/705_1的LSB单元。多工器1107的每一个是用来选择对于第一存储部分105_1/705_1的对应LSB单元的一个数据比特源。

举例来说，当处理电路102设置为在第一条件下处理第一数据采样S1时，多工器1107被控制为在数据_模式＝1下工作。因此，第一数据采样S1的第二数据分割(数据[11:4])分割为第一部分(数据[7:4])以及第二部分(数据[11:8])，并且多工器1107选择第一数据采样S1的第一数据分割(数据[3:0])以及第一数据采样S1的第二数据分割(数据[11:4])，作为存储在第一存储部分105_1/705_1的输入数据比特。此外，第一数据采样S1的第二数据分割(数据[11:4])的第二部分(数据[11:8])用来作为存储至第二存储部分105_2/705_2的输入数据比特。

当处理电路102设置为在第二条件下处理第二数据采样S2(例如第一数据采样S1的第二数据分割(数据[11:4]))时，多工器1107被控制为在数据_模式＝0下工作。因此，第一数据采样S1的第二数据分割(数据[11:4])被多工器1107选择作为输入数据比特，存储在第一存储部分105_1/705_1中，其中时钟/数据接口控制器106/206/702/802应用时钟闸控/数据闸控至存储元件104/704的第二存储部分105_2/705_2(4MSB单元)，来节省功率消耗。

在一种情况下，当在处理电路102上运行的程序决定在第一时间周期内使用第一数据采样S1(数据[11:8]+数据[7:4]+数据[3:0])，接着决定在第二时间周期内仅仅使用第二数据采样S2(数据[11:8])时，该程序仅仅需要在第二时间周期内从存储器字组合1109_2中读取第一数据采样S1的第二数据分割(数据[11:4])，而不需要从存储器字组合1109_1中读取第一数据采样S1的第一数据分割(数据[3:0])。在另一种情况下，当在处理电路102上运行的另一程序需要具有较少精确度的数据(例如仅仅数据[11:8])时，其仅仅需要从存储器字组合1109_2中读取第一数据采样S1的第二数据分割(数据[11:4])，而不需要从存储器字组合1109_1中读取第一数据采样S1的第一数据分割(数据[3:0])。因此，数据处理装置1100不需要读取在两个不同的存储器字组合中的两个存储器字，再丢弃不需要的数据比特，从而具有较少的存储器存取。

本发明通过上述实施例进行举例说明，本发明并非局限于上述举例说明。本发明应理解为涵盖本领域技术人员可了解的多种变型的实施方式与相似的安排。因此，本发明的权利要求书应该理解为涵盖本领域技术人员可了解的多种变型的实施方式与相似的安排的较广范围。