数据从异步总线输出到同步总线的方法与流程

本发明涉及一种数据从异步总线输出到同步总线的方法。

背景技术：

电子产品中，有大量需要主处理器将处理好的数据发给外设（如显示模块、外部存储模块）的操作，通常都采用数据总线的方式进行一对一，或者一对多的数据传输。

异步总线又是一种比较流行的总线方式，参照图1、图2，比如最常用的intel i80的总线方式，其中片选信号CS是针对总线上某一特定设备，只有在片选信号CS有效时（本案例为低电平有效），对应的接收设备才开始对写信号WR有响应，并接受写信号WR对应的数据（本案例为写信号WR上升沿采集数据总线）。如果片选信号CS无效时，即使写信号WR有动作，也认为是针对其他的设备，此片选信号CS对应的接受设备将不做理会。

除了异步总线外，还有一种同步总线方式，参照图3，和异步总线的主要区别是两个设备之间要依靠时钟信号CLK，时钟信号CLK用于控制信号（此处以同步信号SP为示例）和数据信号的同步获取。下例中为通过时钟信号CLK上升沿，接收设备获得同步信息，则开始后每个时钟接收一个数据，以此完成整个数据的准确接收。

在电子产品的系统设计和集成时，会遇到主设备提供的是异步总线，而接收数据的从设备则只能接收同步总线上的数据。此时需要在主设备和从设备中选择进行更换，以保持总线的一致，通常的做法是再增加一个处理器进行两边总线的转换，这将使系统更加复杂且导致成本增加。

另外也有通过主设备或外部时钟发生器产生时钟信号，由时钟加上外围辅助电路来进行总线的转换，这种方式对时钟的要求和控制比较苛刻，设计难度较大。

技术实现要素：

本发明所要解决的技术问题是，克服上述背景技术的不足，提供一种外围电路简单，不需要额外的时钟信号的数据从异步总线输出到同步总线的方法。

本发明解决其技术问题采用的技术方案是，一种数据从异步总线输出到同步总线的方法，包括以下步骤：

（1）将主设备异步总线上的片选信号CS和写信号WE连接到外部的与门器件的输入端；

（2）将与门器件的输出端连接到从设备上的时钟信号CLK端；

（3）将主设备的控制信号GPIO直接连接到从设备同步总线的控制信号；

（4）主设备进行写操作时，片选信号CS和写信号WE通过外部的与门器件产生一个周期性的信号给到从设备的同步总线上，作为同步总线的时钟信号CLK；

（5）将主设备的控制信号GPIO设置为需要的信号有效电平，主设备执行一个无效数据的写操作，再将控制信号GPIO置回无效电平，则产生一个和时钟信号CLK同步的控制信号。

进一步，步骤（3）中，所述从设备同步总线的控制信号选用同步信号SP。

与现有技术相比，本发明的优点如下：

（1）利用与门将异步总线的片选信号CS和写信号WE进行逻辑处理，产生同步总线的时钟，外围电路简单，不需要额外的时钟信号；（2）利用主设备的控制信号GPIO，再配合一次无效数据的写操作，产生同步总线需要的控制信号，可产生多个同步的控制信号，满足同步总线设备的接收时序要求，直接进行时序的匹配和数据的发送。

附图说明

图1是现有intel i80的总线方式的连接框图。

图2是现有intel i80的总线方式输出的写时序波形示意图。

图3是现有同步总线方式的写时序波形示意图。

图4是本发明实施例的电路连接示意框图。

图5是本发明实施例的波形生成示意框图。

具体实施方式

下面结合附图及具体实施例对本发明作进一步详细描述。

从同步总线和异步总线的对比看，在接收数据这部分，异步总线的写信号WE和同步总线的时钟信号CLK与数据总线的时序基本是兼容的，主要区别体现在控制信号和时钟信号CLK的关联上，本发明利用与门将异步总线的片选信号CS和写信号WE进行逻辑处理，产生同步总线的时钟信号CLK，利用主设备的控制信号GPIO，再配合一次无效数据的写操作，产生同步总线需要的控制信号，从而实现主设备从异步总线传输数据到同步总线的从设备。

参照图4、图5，本实施例包括以下步骤：

（1）将主设备异步总线上的片选信号CS和写信号WE连接到外部的与门器件的输入端；

（2）将与门器件的输出端连接到从设备上的时钟信号CLK端；

（3）将主设备的控制信号GPIO直接连接到从设备同步总线的控制信号，本实施例从设备同步总线的控制信号选用同步信号SP；主设备可用多个控制信号GPIO直接连到从设备上，作为多个不同的同步总线控制信号；

（4）主设备进行写操作时，片选信号CS和写信号WE通过外部的与门器件产生一个周期性的信号给到从设备的同步总线上，作为同步总线的时钟信号CLK；

（5）将主设备的控制信号GPIO设置为需要的信号有效电平（如低电平），主设备执行一个无效数据的写操作，再将控制信号GPIO置回无效电平（如高电平），则产生一个和时钟信号CLK同步的控制信号；控制信号GPIO可以跨过多个无效或有效数据的写操作，来实现不同时钟周期长度的同步控制信号。

虽然时序上看写信号WE和时钟信号CLK基本相同，但是写信号WE是总线的上复用的信号，其它设备工作时也会有输出，如果直接与从设备的时钟信号CLK连接，会导致误操作，导致数据接收错误。因此本发明将写信号WE和片选信号CS信号进行逻辑与操作，确保只有片选信号CS对应的从设备上的写信号WE送给时钟信号CLK。

同步时钟的控制信号（此例中的同步信号SP），也需要时钟匹配。本实施例采用主设备的通用输入输出信号（控制信号GPIO）来模拟，根据同步总线的需求，输出相应的高低电平和变化。但是这里还需要时钟信号CLK的同步，为此还要在控制信号GPIO的作用期间内，通过发送无用数据的写操作（根据时序要求可以一次或多次写）来产生写信号WE的变化，并转换成时钟信号CLK，使得控制信号和时钟信号CLK能满足同步总线的时序要求。

本领域的技术人员可以对本发明进行各种修改和变型，倘若这些修改和变型在本发明权利要求及其等同技术的范围之内，则这些修改和变型也在本发明的保护范围之内。

说明书中未详细描述的内容为本领域技术人员公知的现有技术。