适用于模除算法的新架构及非交织一维脉动架构的制作方法与工艺

技术特征：
1.一种适用于模除算法的新架构，其特征在于，包括MxN的单元序列，M为迭代次数加一，N为处理的模数位长加一，前M-1行运算单元中的每一行均能够完成一次迭代，第M行的运算单元能够完成最后的修正，其中：对于第一行运算单元：第一行运算单元包括位于最右侧有1个单元B和左侧的N-1个单元A，最右侧的单元B为单元B(0，0)，B(0，0)有九个输入，从左到右分别是除数y1位、模数m1位、被除数x1位、0、模数m1位、除数y0位、模数m0位、被除数x0位和0，单元B(0，0)有13个输出信号，其中，有8个信号经过一个寄存器后传入与单元B(0，0)左侧相邻的单元A(0，1)，这8个信号包括五个控制信号v[1]、s[1]、v[2]、s[2]、swap和三个进位信号c10、c20、c30，另外5个信号经过两个寄存器后连入第二行的单元B(1,0)的输入端，分别为与单元B(0，0)左侧相邻的单元A(0，1)同样有九个输入，从左到右分别为除数y2位、模数m2位、被除数x2位和0经过1个寄存器作为单元A(0，1)输入，以及模数m2位、除数y1位、模数m1位、被除数x1位、0经过1个寄存器作为单元A(0，1)的输入，单元A(0，1)有13个输出信号，其中，8个信号经过一个寄存器后传入与单元A(0,1)左侧相邻的单元A(0，2)，分别是五个控制信号v[1]、s[1]、v[2]、s[2]、swap和三个进位信号c11、c21、c31，另外5个信号经过两个寄存器后连入第二行的与单元A(0，1)的下面对应的单元A(1,1)的输入，分别为单元A(0，2)有九个输入，从左到右分别是除数y3位、模数m3位、被除数x3位、0经过2个寄存器作为A(0，2)的输入，以及模数m3位、除数y2位、模数m2位、被除数x2位、0经过2个寄存器作为A(0，2)的输入，单元A(0，2)有13个输出信号，其中，8个信号经过一个寄存器后传入单元A(0，2)左侧相邻的单元A(0，3)，这8个信号包括五个控制信号v[1]、s[1]、v[2]、s[2]、swap和三个进位信号c12、c22、c32，另外5个信号经过两个寄存器后连入第二行的与单元A(0，2)的下面对应的单元A(1，2)的输入，分别为单元A(0，3)有九个输入，从左到右分别是除数y3位、模数m3位、被除数x3位、0经过3个寄存器作为A(0，3)的输入，以及模数m3位、除数y3位、模数m3位、被除数x3位、0经过3个寄存器作为A(0，2)的输入，单元A(0，3)有13个输出信号，其中，8个信号经过一个寄存器后传入单元A(0，3)左侧相邻的单元A(0，4)，这8个信号包括五个控制信号v[1]、s[1]、v[2]、s[2]、swap和三个进位信号c13、c23、c33，另外5个信号z0、经过两个寄存器后连入第二行的与单元A(0，3)的下面对应的下面单元A(1，3)；单元A(0，4)和后续单元A的信号输入和连接方式均和单元A(0，1)、A(0，2)、A(0，3)相同；对于第二至第M-1行运算单元：第二至第M-1行运算单元的单元组合、信号连接方式分别和第一行相同；对于第M行运算单元：第M行运算单元包括位于最右侧的1个单元D和左侧的N-1个单元C，单元D、C为符号扩展位，其中，单元D的输入为b1、s0，b1为A(2，1)的输出信号经过三个寄存器的输出，s0为B(2，0)的输出信号经过4个寄存器的输出，单元D的输出为s3、z0，其中，s3和连入单元C的输入s3和单元D左侧的第一个单元C除了从单元D传来的信号外，还有一个输入信号来自单元A(2，1)的输出信号经过三个寄存器的输出，单元D左侧的第一个单元C的输出为s3、z1，其中，s3和连入下一个单元C的输入s3和si，左侧其他的单元C连接方式均和它相同；上述的单元A包括3个异或XOR-AND门、2个数据选择器MUX和3个全加器FullAdder，3个XOR-AND门和2个MUX从左向右依次排列，从左向右依次为第一XOR-AND门、第二XOR-AND门、第三XOR-AND门、第一MUX和第二MUX，第一XOR-AND门、第二XOR-AND门、第三XOR-AND门的下方分别对应的设置第一FullAdder、第二FullAdder和第三FullAdder，第二MUX输入分别为ri、si、swap，其中，swap作为地址输入信号，第二MUX的输出为第一MUX输入分别为ai、bi、swap，其中，swap作为地址输入信号，第二MUX的输出为bi，第三XOR-AND门包括第三XOR门和第三AND门，第三XOR门的输入为mi+1、s2，第三XOR门的输出连接第三AND门的被加数输入端，第三AND门的加数端输入v2，第三AND门的输出端连接第三FullAdder的加数输入端，第三FullAdder的被加数输入端为第二FullAdder的本位和输出，第三FullAdder的进位信号输入为c3i-1，进位信号输出为c3i，第三FullAdder的本位输出为第二XOR-AND门包括第二XOR门和第二AND门，第二XOR门的输入为si+1、s1，第二XOR门的输出连接第二AND门的被加数输入端，第二AND门的加数输入端输入ri+1，第二AND门的输出端连接第二FullAdder的加数输入端，第二FullAdder的被加数输入端输入ri+1，第二FullAdder的进位信号输入为c2i-1，其进位信号输出为c2i，第一XOR-AND门包括第一XOR门和第一AND门，第一XOR门的输入为bi+1、s1，第一XOR门的输出连接第一AND门的被加数输入，第一AND门的加数输入为v1，第一AND门的输出连接第一FullAdder的加数输入端，第一FullAdder的被加数输入端为ai+1，进位信号输入为c1i.其进位信号输出为上述的单元B包括单元A和控制单元Ctrl组成，控制单元Ctrl的输入为a1、b1、a0、r0、s0，控制单元Ctrl的输出v1、s1、v2、s2、swap、c1、c2和c3的初始值连接至单元A的同名端；单元C和单元D所完成的运算是求相反数，其中，单元C由异或门和半加器连接组成，其中异或门输入为si、s3，输出连入半加器的被加数输入端，另加数输入信号是进位信号c4i-1，其本位输出为进位为s1，单元D由单元C组成，其中，输入信号si为s0，c4i-1连接b1，传入单元C的输出为s3、c40，本位输出为第一行至第M-1行中的每一行，从右到左，每两个相邻的单元组合成了一个单元组合，构成一个单元组合的两个单元之间的流水线寄存器均去掉。2.一种包含权利要求1所述的适用于模除算法的新架构的非交织一维脉动架构，其特征在于，所述非交织一维脉动构架由所述适用于模除算法的新架构沿着向量方向投影得到，包括从左向右依次连接的2个运算单元E和1个运算单元F，其中：运算单元E包括2个左右设置的单元A，以及8个MUX组成，输入从左到右依次为m2i+2、a2i+1、b2i+1、r2i+1、s2i+1、m2i+1、a2i、b2i、r2i、s2i，其中，a2i+1、b2i+1、r2i+1、s2i+1、a2i、b2i、r2i、s2i分别是从左到右每个MUX的一个数据输入端，它们的另一个数据输入端分别是单元A的输出地址选择信号均为运算单元F的输出init信号，8个MUX的输出经过一个寄存器后分别为单元E的输出a′2i+1、b′2i+1、r′2i+1、s′2i+1、a′2i、b′2i、r′2i、s′2i，其中，a′2i+1、b′2i+1、r′2i+1、s′2i+1分别连入左侧单元A的输入a2i+1、b2i+1、r2i+1、s2i+1端及右边单元A的输入端a2i+1、b2i+1、r2i+1、s2i+1，a′2i、b′2i、r′2i、s′2i连入右侧单元A的输入端a2i、b2i、r2i、s2i，运算单元E的输出信号a2i+2、b2i+2、r2i+2、s2i+2连入左侧单元A的同名输入端，m2i+2与单元A的m2i+2相连，右侧单元A的输出信号v1、s1、v2、s2、swap、c12i、c22i、c32i连接左侧单元A的同名输入端，单元A的输出信号v1、s1、v2、s2、swap、c12i+1、c22i+1、c32i+1连入下一个运算单元E；运算单元F包括单元A、B和8个MUX，其中，运算单元F的输入从左到右依次为m2、a1(y1)、b1(m1)、r1(x1)、s1(0)、m1、si(y0)、b0(m0)、r0(x0)、s0(0)，init第一周期为1，以后均为0，其中，init为新的控制信号，它为1表示该周期初始化该运算单元的寄存器，即从外部接收输入数据，从左到右每个MUX的一个数据输入端分别为a1、b1、r1、s1、a0、b0、r0和s0，它们的另一个数据输入端分别是单元A的输出地址选择信号均为init信号，8个MUX的输出经过一个寄存器后分别为运算单元F的输出a′1、b′1、r′1、s′1、a′0、b′0、r′0、s′0，其中，a′1、b′1、r′1、s′1分别连入单元A的输入端ai、bi、ri、si及单元B的输入端a1、b1、r1、s1，a′0、b′0、r′0、s′0连入单元B的输入端a0、b0、r0、s0，相邻运算单元E的输出信号a2、b2、r2、s2连入单元A的输入ai+1、bi+1、ri+1、si+1，m2与单元A的mi+1相连，单元B的输出信号v1、s1、v2、s2、swap、c10、c20、c30连接单元A的同名输入端，单元A的输出信号v1、s1、v2、s2、swap、c11、c21、c31连入下一个运算单元E。