视频流像素级数据随机实时访问的存储器的制作方法

本实用新型属视频图像应用技术领域，涉及高分辨率视频流数据的存储，具体是一种视频流像素级数据随机实时访问的存储器。

二、

背景技术：

在视频图像应用领域，数据流高分辨率视频流像素级数据随机实时访问在视频图像的生成中必不可少，随机实时访问的流畅性、像素时钟周期、读取数据效率直接关系视频图像的质量。

对于高分辨率视频流数据处理系统来说，其中的存储单元，除了需要足够的存储空间，足够的数据访问带宽外，还需要将输入图像的像素数据能够在帧内的全部像素地址随机读写，这种随机读写功能对于图像数据的全屏像素映射变换是必须的。

输出图像的每个像素点来自于源图像数据的多个像素点的数据组合。现有技术中，每个输出图像像素点所需要的源图像四个像素点是相邻的，但其在源图像上的位置可能是随机的，所以，依据算法提供的源图像像素点的地址，再从存储器中读出此目的像素点所需要的四个像素点数据。

对于高分辨率视频流数据的存储，视频流每帧图像的像素点RGB值(24bit)由输入图像某相邻的四个像素点按所占比例通过乘加运算获得，即输出图像像素数据按此算法逐像素点、逐行生成输出图像的各个像素点。也就是说，每生成一个目的像素点都需要进行四次数据读操作。一般源图像存储在SRAM中，获取此四个像素点不仅需要耗费四倍的像素时钟周期，还需要大容量SRAM来储存，而大容量SRAM价格昂贵，对于处理高分辨率的图像，特别是像素级数据的存储，现有技术存在明显的不足，不能满足高分辨视频图像日益发展的需求。

三、

技术实现要素：

本实用新型的目的是针对现有技术数据读取周期长，需用大容量SRAM来储存、价格昂贵的不足，提供一种能减少数据获取周期和时间，降低存储模块费用，满足随机实时访问的高分辨率视频流数据的存储器。

本实用新型的目的是这样达到的：

视频流像素级数据随机实时访问的存储器基于高性能图像处理平台应用，平台以FPGA为控制器。

存储器为相同结构的两组模块组成，每一组模块采用两块相同的数据突发读写Burst 2的QDR2存储模块组合扩展构成模块组合，两块QDR2存储模块通过地址总线组、时钟信号线组、控制信号线组和数据总线组并联在一起，控制信号对两块QDR2存储模块同时进行控制。

在每一组存储模块组合中，设置结构完全相同、专用于每次图像数据访问按两个数据突发方式读写的存储单元；存储器的两组存储模块组合按照图像数据相邻的两个奇行、偶行设置为奇行存储单元QDR2_1和偶行存储单元QDR2_2，分别在QDR2_1中存储奇行数据，在QDR2_2中存储偶行数据。

在每一组QDR2存储模块组合中，所述两块QDR2存储模块通过地址总线组、时钟信号线组、控制信号线组和数据总线组并联在一起，设置以下线组：

(1)时钟信号线组三组：c1_qdr_c[0]，c1_qdr_c_n[0]是读差分时钟；c1_qdr_cq[0]，c1_qdr_cq_n[0]是读有效差分时钟；c1_qdr_k[0]，c1_qdr_k_n[0]是读写地址、读写控制差分时钟；

(2)数据总线组两组；c1_qdr_d[0:35]是36位输入数据，c1_qdr_q[0:35]是36位输出数据；

(3)地址总线组一组：c1_qdr_sa[20:0]，由于两个数据突发读写(Burst2)的特点，4M地址空间的总线宽度为21根；

(4)控制信号一组：c1_qdr_bw_n[0]，c1_qdr_bw_n[1]，c1_qdr_bw_n[2]c1_qdr_bw_n[3]是字节有效控制，每个字节是9个bit位，两片QDR2分别对应低18位数据和高18位数据；c1_qdr_r_n是读控制信号；c1_qdr_w_n是写控制信号。

所述每一组模块组合采用两块相同的数据突发读写Burst 2的QDR2存储模块组合扩展构成，每一块QDR2存储模块空间大小为4M×18bit，每一组QDR2存储模块的空间大小为4M×36bit,两组模块组合组成的存储器空间大小为4M×72bit，数据访问带宽为36bit×2×2×300MHz＝43.2Gbps；

每个奇行、偶行存储单元存储的存储空间满足像素数据结构相同的3个像素数据，每个像素数据结构位宽为24bit的要求。

本实用新型的积极效果是：

1、本实用新型在存储器的两组存储模块组合分别按照图像数据相邻的两个奇行、偶行设置为奇行存储单元QDR2_1和偶行存储单元QDR2_2，在QDR2_1中存储奇行数据，在QDR2_2中存储偶行数据，来确保Burst 2突发方式读写有效，进而结合这种存储结构，实现用一个像素时钟周期，同时读写4个像素值。

2、本实用新型采用图像数据奇行、偶行分别存储的方式，数据访问在不浪费带宽资源的情况下，存储空间得到充分利用，降低存储器空间占用。

3、使用QDR2存储模块组成存储模块组合，由两组存储模块组合构成存储器，解决了现有技术使用大容量SRAM价格昂贵的问题，有利于市场发展。

四、附图说明

图1是现有技术中四个像素点数据在源图像中的位置排列状况。

图2是本实用新型的存储器结构示意图。

图3-图4是本实用新型QDR2存储模块组合的实际电路原理图。

五、具体实施方式

存储模块的存储空间的大小和带宽与视频流的分辨率、刷新率指标有关系。按应用视频流图像最大分辨率2560×1600，60Hz刷新率所需空间：2560×1600×3×8bits＝93.75Mbits，采用乒乓缓存的方式所需的空间加倍为187.5Mbits。视频流数据所需带宽：2560×1600×60×24(bit)×4(4个像素点)＝23.6Gbps。

参见附图1。

现有技术中，对视频流像素级数据随机实时访问，每个输出图像像素点所需要的源图像四个像素点是相邻的，但其在源图像上的位置可能是随机的。所以，依据源图像像素点的地址，从存储器中读出此目的像素点所需要的四个像素点数据。四个像素点数据在源图像中的位置排列状况如图1所示，如果每次读取上下并列相邻的两个像素点，每生成一个目的像素点都需要进行四次数据读操作。如果源图像存储在SRAM中，获取此四个像素点需要耗费四倍的像素时钟周期。另外，大容量SRAM价格昂贵，对于处理高分辨率的图像，常规存储技术不可行。

因此，提供一种能减少图像数流存储时间周期，降低存储模块费用，满足随机实时访问的高分辨率视频流数据的存储器非常必要。

参见附图2。

本实用新型的视频流像素级数据随机实时访问的存储器基于高性能图像处理平台应用，平台以FPGA为控制器。存储器选用具有读写独立的两套数据总线，36bit/套，时钟双采样，300MHz，并且按两个数据突发读写Burst 2的QDR2存储器。显然，这种突发读写的两个数据就是对应相邻两个像素的。

存储器为相同结构的两组模块组合组成，每一组模块采用两块相同的数据突发读写Burst 2的QDR2存储模块组合扩展构成模块组合，两块QDR2存储模块通过地址总线组、时钟信号线组、控制信号线组和数据总线组并联在一起，控制信号对两块QDR2存储模块同时进行控制。

在每一组存储模块组合中，设置结构完全相同、专用于每次图像数据访问按两个数据突发方式读写的存储单元。存储器的两组存储模块组合分别按照图像数据相邻的两个奇行、偶行设置为奇行存储单元QDR2_1和偶行存储单元QDR2_2，分别在QDR2_1中存储奇行数据，在QDR2_2中存储偶行数据。同时，两组存储模块采用乒乓缓存的方式分别存储奇帧一半图像数据，存储偶帧一半图像数据，并且并行工作。

参见附图3-4。

在每一组QDR2存储模块组合中，通过地址总线组、时钟信号线组、控制信号线组和数据总线组并联在一起。

本实施例设置以下线组：

(1)时钟信号线组三组：c1_qdr_c[0]，c1_qdr_c_n[0]是读差分时钟；c1_qdr_cq[0]，c1_qdr_cq_n[0]是读有效差分时钟；c1_qdr_k[0]，c1_qdr_k_n[0]是读写地址、读写控制差分时钟；

(2)数据总线组两组；c1_qdr_d[0:35]是36位输入数据，c1_qdr_q[0:35]是36位输出数据；

(3)地址总线组一组：c1_qdr_sa[20:0]，由于两个数据突发读写(Burst 2)的特点，4M地址空间的总线宽度为21根；

(4)控制信号一组：c1_qdr_bw_n[0]，c1_qdr_bw_n[1]，c1_qdr_bw_n[2]c1_qdr_bw_n[3]是字节有效控制，每个字节是9个bit位，两片QDR2分别对应低18位数据和高18位数据；c1_qdr_r_n是读控制信号；c1_qdr_w_n是写控制信号。

通过以上线组，将两块QDR2并联成一个存储模块组合，使用两组存储模块组合构成了本实用新型的存储器。

一组模块组合采用两块相同的数据突发读写Burst 2的QDR2存储模块组合扩展构成，每一块QDR2存储模块空间大小为4M×18bit，每一组QDR2存储模块组合的空间大小为4M×36bit,两组模块组合组成的存储器空间大小为4M×72bit＝288Mbits，数据访问带宽为36bit×2×2×300MHz＝43.2Gbps。存储器的存储空间的大小和带宽符合应用要求，并可以向下兼容其它分辨率图像数据存储需求。

本存储单元的特点利用冗余的存储位宽空间可以每次冗余存储的一个像素数据，来确保每次Burst 2突发方式读写有效，进而结合这种存储器硬件结构，实现用一个像素时钟周期，同时读写4个像素值，满足高分辨率视频流像素级数据随机实时访问的应用要求。由上可知，QDR存储单元的数据访问在没有浪费带宽资源的情况下，存储空间充分利用。