基于JESD204B协议的多通道宽带信号高速采集与转发系统的制作方法

本发明涉及雷达、导航、通信等领域的数据采集与转发系统，具体涉及一种基于jesd204b协议的多通道宽带信号高速采集与转发系统。

背景技术：

为了紧跟国际最新发展动态，发展高效快速信息数据链等相关高精尖科学技术，研究新型不同的通信协议规范并应用在实际产品至关重要。国际主流趋势表现在模块化设计和开放式结构。其中，先进雷达设备的研制体现了反导系统的标准模块化和设备集成化；建设高性能新型通信基站促进信息流通，满足人民生活生产需求，服务国防装备建设。

目前国内在信息高速传输领域已经取得了非常大的进步与发展。在数据链形成与实现的过程中，高速数据采集技术具有不可替代的支撑作用。目前，随着采集传输速度的不断升级，在以并行技术为主的多通道高速采集设备出现了信号完整性问题以及占用资源过多的缺点。为了解决此类问题，国际jesdc协会提出了jesd204标准，意在适应数据转换器与逻辑器件之间的甚高速传输，而目前现有技术中对jesd204标准的开发应用还很少，没有能够实现高速宽带信号的采集与转发的系统，不能完全满足高速信号传输的实际需求。

技术实现要素：

本发明克服现有技术存在的不足，所要解决的技术问题为：提供一种基于jesd204b协议的多通道宽带信号高速采集与转发系统，实现采样数据的高速传输与转发，从而为计算机实时获取采集数据和进行数据分析提供保障，为装备性能测试提供数据支持。

为了解决上述技术问题，本发明采用的技术方案为：一种基于jesd204b协议的多通道宽带信号高速采集与转发系统，包括模拟信号调理模块、高速adc阵列模块、高速数据采集控制模块、多通道缓存控制器、缓存模块、sfp接口模块、pcie端点接口模块，所述高速数据采集控制模块包括jesd204b接收模块、采集流程管理模块和传输控制模块；所述传输控制模块分别与所述jesd204b接收模块、采集流程管理模块和多通道缓存控制器连接，所述多通道缓存控制器与缓存模块连接；所述jesd204b接收模块通过高速收发器与高速adc阵列模块连接，所述采集流程管理模块通过spi接口与所述高速adc阵列模块连接，所述传输控制模块还通过所述sfp接口模块与通信测试设备连接，所述传输控制模块还通过pcie端点接口模块与上位机实现总线连接；所述传输控制模块用于接收上位机发送的控制流信号，并通过所述采集流程管理模块转化为adc控制流信号给高速adc阵列模块，所述传输控制模块还用于通过所述jesd204b接收模块从所述高速adc阵列模块中接收数据，并通过所述多通道缓存控制器存储到所述缓存模块；所述多通道缓存控制器用于根据传输控制模块发送的控制信号，实现不同流向数据的缓存管理；所述传输控制模块还用于将缓存模块中的数据分别通过所述pcie端点接口模块发送到上位机和通过所述sfp接口模块发送到通信测试设备。

所述高速数据采集控制模块、sfp接口模块、pcie端点接口模块集成于fpga芯片中。

所述jesd204b接口模块包括多个高速收发器、多个监测译码模块、链路监视模块、错误处理模块和时钟管理模块，所述多通道高速收发器用于从高速adc阵列模块中接收数据，所述监测译码模块分别与高速收发器连接，链路监视模块与监测译码模块连接，监测译码模块与错误处理模块连接，所述监测译码模块用于对对应的吉比特高速收发器gtx接收的jesd204b数据进行逗号检测和字符译码，所述链路监视模块用于实时监测对应链路中出现的控制字符的计数和监视高速收发器反馈的运行不一致标志信号，所述错误处理模块用于在链路发生错误时，判断链路是否需要重新建立，并且舍弃此时接收的数据。

所述缓存模块包括基于ddr3接口的sdram芯片和sdram缓存控制器；所述多通道缓存控制器通过fpga芯片内置的misip核实现，所述多通道缓存控制器包括migip模块、写进程模块、读进程模块、命令进程模块、一个输入接口和二个输出接口，所述migip模块用于对sdram芯片进行直接控制，所述写进程模块和读进程模块分别通过输入接口和输出接口与migip的用户接口通信，分别用于完成数据的写入和读出，所述命令进程模块用于接收与解码上层控制信号，实现采样数据向两个不同路径的选择分发，同时返回读写操作完成信号。

所述sfp接口模块包括四通道高速收发器组合，链路初始化单元、流程控制单元、状态控制单元、接收数据解包单元、发送数据打包单元和fifo模块，所述pcie端点接口模块包括8通道高速收发器组合、pcie硬核、pio模块和dma模块，所述pio模块用于实现fpga芯片与上位机之间的控制信号流的交换，所述dma模块用于实现采样数据到上位机之间的高速上传。

所述的一种基于jesd204b协议的多通道宽带信号高速采集与转发系统，其数据采集与转发包括以下步骤：

（1）jesd204b接收模块首先判断链路是否正确建立，当链路完整建立后，所述采集流程管理模块通过spi接口向高速adc采集阵列发送adc控制流信号，高速adc采集阵列开始采集数据，并将数据转换为jesd204b数据格式后输出到jesd204b接收模块；

（2）jesd204接收模块通过高速收发器接收数据并送入缓存模块缓存；

（3）传输控制模块通过pcie端点接口模块向上位机发起dma请求，并通过pcie端点接口模块将缓存模块内的数据转换为pcie格式后通过8通道链路高速上传到上位机；

（4）传输控制模块通过aurora协议发出与通信测试设备的握手信号，并通过sfp接口模块将缓存模块内的数据通过8b/10b的进行编码后，通过4通道链路上传到通信测试设备。

所述上位机为嵌入式计算机，所述通信测试设备为大容量数据存储或分析处理设备。

本发明与现有技术相比具有以下有益效果：本发明基于jesd204b协议的多通道宽带信号高速采集与转发系统，包括与嵌入式计算机通信的高速x8链路的pcie接口，其传输速率可达40gt/s，完成了pio（可编程输入输出）和dma（直接内存读写）两种不同类型的tlp（transferlayerpacket）的打包、解包和控制，其中，利用pio模式实现板卡与pc之间控制信号流的交换，利用dma模式实现采样数据的高速上传pc，保证pc上位机可以实时分析采样数据；还包括与其他通信测试设备通信的x4链路的sfp接口，采用8b/10b的编码方式，传输速率可达到25gt/s，满足了高速采集系统的数据传输指标；以及包括模拟输入带宽800mhz、单通道采样率2gmsps、转换精度14位高速ad阵列的jesd204b接口，并且在fpga内部设置了基于ddr3通信协议的多通道缓存控制器，可以控制外部sdram存储芯片实现数据流多流向的分配与缓存，而且，在高速数据采集控制模块中设置了基于spi规范的采集流程管理模块，实现了对adc阵列模块的精确控制。

附图说明

图1为本发明实施例提出的一种基于jesd204b协议的多通道宽带信号高速采集与转发系统的结构示意图；

图2为本发明实施例中高速数据采集控制模块的原理图；

图3是本发明实施例中多通道缓存控制模块原理图；

图4是本发明实施例中pcie端点模块原理图；

图5是本发明实施例中sfp接口模块原理图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例；基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，为本发明实施例提出了一种基于jesd204b协议的多通道宽带信号高速采集与转发系统，包括模拟信号调理模块、高速adc阵列模块、高速数据采集控制模块、多通道缓存控制器（multiportmemroycontroler，mpmc）、缓存模块、sfp接口模块、pcie端点接口模块，所述高速数据采集控制模块包括jesd204b接收模块、采集流程管理模块和传输控制模块，所述传输控制模块分别与所述jesd204b接收模块、采集流程管理模块和多通道缓存控制器连接，所述多通道缓存控制器与缓存模块连接；所述jesd204b接收模块通过高速收发器与高速adc阵列模块连接，所述采集流程管理模块通过spi接口与所述高速adc阵列模块连接，所述传输控制模块还通过所述sfp接口模块与通信测试设备连接，所述传输控制模块还通过pcie端点接口模块与嵌入式计算机实现总线连接；其中，所述传输控制模块用于接收嵌入式计算机发送的控制流信号，并通过所述采集流程管理模块转化为adc控制流信号给高速adc阵列模块，所述传输控制模块还用于通过所述jesd204b接收模块从所述高速adc阵列模块中接收数据，并通过所述多通道缓存控制器存储到所述缓存模块；所述多通道缓存控制器用于根据传输控制模块发送的控制信号，实现不同流向数据的缓存管理，即将不同流向数据（sfp接口模块和pcie端点接口模块）分别缓存到所述缓存单元；所述传输控制模块还用于将缓存模块中的数据分别通过所述pcie端点接口模块发送到嵌入式计算机和通过所述sfp接口模块发送到通信测试设备。

其中，如图1所示，所述高速数据采集控制模块、sfp接口模块、pcie端点接口模块集成于fpga芯片中。

如图2所示，为高速数据采集控制模块的原理示意图，其中，jesd204b接口模块包括多个吉比特高速收发器gtx、多个监测译码模块、链路监视模块、错误处理模块和时钟管理模块，所述多通道高速收发器用于从高速adc阵列模块中接收数据，所述监测译码模块分别与高速收发器连接，链路监视模块与监测译码模块连接，监测译码模块与错误处理模块连接，所述监测译码模块用于对对应的吉比特高速收发器gtx接收的jesd204b数据进行逗号检测和字符译码，所述链路监视模块用于实时监测对应链路中出现的控制字符的计数和监视高速收发器反馈的运行不一致标志信号，所述错误处理模块用于在链路发生错误时，判断链路是否需要重新建立，并且舍弃此时接收的数据。所述jesd204b接口模块接收到数据进行64bit数据转换后，经所述传输控制模块后，由所述多通道缓存控制器控制存储到缓存模块中。其中，采集流程管理模块包括spi接口模块和采集流程状态机，采集流程机用于根据传输控制模块传输的控制流信号，生成空闲状态信息、初始化信息、或正常采集信息并传输所述adc阵列模块。当采集开始前，采集流程状态机通过sync信号控制adc完成链路初始化并将adc的工作模式变为测试模式；当开始正常采样的时候，采集流程状态机发送正式采样信息，adc的工作模式恢复正常。

如图3所示，所述缓存模块包括基于ddr3接口的sdram芯片和sdram缓存控制器，sdram芯片的储存空间可以为2gb或者更大；所述多通道缓存控制器通过fpga芯片内置的migip核实现，所述多通道缓存控制器包括migip模块、写进程模块、读进程模块、命令进程模块、一个输入接口和两个输出接口，所述migip模块用于对sdram芯片进行直接控制，所述写进程模块和读进程模块分别通过输入接口和输出接口与migip的用户接口通信，分别用于完成数据的写入和读出；所述命令进程模块用于通过输入接口接收与解码上层控制信号，实现本系统“一进多出”的数据流管理策略，完成采样数据流向两个不同路径（sfp接口模块和pcie端点接口模块）的选择分发，同时返回读写操作状态信号。因此本发明中多通道缓存控制器可以实现对数据流多流向的实时缓存与控制，本发明的系统通过fpga逻辑控制多片adc实现流程管理功能，系统采集状态的转换主要依靠adc工作状态的切换，通过更改adc内部的寄存器实现芯片采集状态的变化；当采集正式开始后，根据实际需要由多通道缓存控制器控制采样数据流的去向问题，一种是由fpga发出dma请求给pc，然后经过基于pcie总线与pc实现高速通信；另一种是由fpga发出与其他设备的握手信号，利用四通道sfp接口与其他设备进行高速通信，实现数据转发；无论采样数据的流向是什么，都需要结合所涉及高速接口的具体传输速率对大容量数据进行缓存，用于补偿不同接口的速率差异。

如图4所示，所述pcie端点接口模块包括8通道吉比特高速收发器gtx组合、pcie硬核、控制模块、pio模块和dma模块，所述pio模块用于通过x8链路实现fpga芯片与嵌入式计算机之间的控制信号流的交换，所述dma模块用于通过x8链路实现采样数据到嵌入式计算机之间的高速上传。通过应用吉比特高速收发器和fpga中pcie硬核完成pcie链路中的物理层和链路层，设计了pio和dma两种类型的传输层结构，完成不同类型的tlp的解码与编码，实现pc与采集板之间数据、命令通信。

如图5所示，所述sfp接口模块包括四通道吉比特高速收发器gtx组合，链路初始化单元、流程控制单元、状态控制单元、接收数据解包单元、发送数据打包单元和fifo模块，基于aurora协议的四通道sfp接口模块用于通过x4链路将存储模块中的采样数据与其他通信测试设备高速交换。aurora协议是由赛灵思公司开发的开源轻量级协议，具有便于开发，维护简单等优点；通信测试设备应用高速串行接口通信，其中基于aurora协议的sfp光纤模块广泛应用于通用测试设备之间的高速互连。

其中，本发明的一种基于jesd204b协议的多通道宽带信号高速采集与转发系统，其工作流程包括以下步骤：

（1）jesd204b接收模块首先判断链路是否正确建立，当链路完整建立后，所述采集流程管理模块通过spi接口向高速adc采集阵列发送adc控制流信号，高速adc采集阵列开始采集数据，并将数据转换为jesd204b数据格式后输出到jesd204b接收模块；

（2）jesd204接收模块通过高速收发器接收数据并通过多通道缓存控制器送入缓存模块缓存；

（3）传输控制模块通过pcie接口向嵌入式计算机发起dma请求，并通过pcie端点接口模块将缓存模块内的数据转换为pcie格式后通过x8链路高速上传到嵌入式计算机；

（4）传输控制模块通过aurora协议发出与通信测试设备的握手信号，并通过sfp接口模块将缓存模块内的数据通过8b/10b的进行编码后，通过x4链路上传到通信测试设备。

当采样数据上传给上位机，即嵌入式计算机后，这些数据会被数字信号处理软件分析，进而得到被采样射频信号的静态参数和动态参数，从而达到测试adc性能或分析被采样信号特征的功能；如果需要实时转发这些数据，可以通过四通道sfp通信接口将采样数据按照采集通道区别，传输给后端的通信测试设备，即大容量数据存储或分析处理设备。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。