本发明涉及一种存储器管理技术，尤其涉及一种数据存储方法、存储器存储装置及存储器控制电路单元。
背景技术：
：：数码相机、移动电话与mp3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritablenon-volatilememorymodule)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。一般来说，存储器装置中会配置有一预设数目的闲置实体区块。当欲存储数据时，其中的一个闲置实体区块会被使用以存储此数据。然而，随着越来越多的数据被存入存储器装置中，越来越多的闲置实体区块会被使用并且使得闲置实体区块的数目逐渐减少。当存储器装置中闲置实体区块的数目减少到一特定数目时，存储器装置会执行一数据整并操作(也称为垃圾收集操作)，以尝试释放出新的闲置实体区块。然而，当主机系统在写入数据时，若存储器装置同时在执行数据整并操作，则主机系统的数据写入速度可能会忽快忽慢。技术实现要素：本发明的一范例实施例提供一种数据存储方法、存储器存储装置及存储器控制电路单元，可在存储器存储装置执行数据整并操作时使存储器存储装置相对于主机系统的数据写入速度维持稳定。本发明的一范例实施例提供一种数据存储方法，其用于可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体单元，所述数据存储方法包括：执行数据整并操作；根据所述可复写式非易失性存储器模块的数据存储状况调整从主机系统接收待写入数据的单位时间数据接收量；在执行所述数据整并操作的期间，将所述待写入数据存储至缓冲存储器；以及将存储于所述缓冲存储器的所述待写入数据存储至所述可复写式非易失性存储器模块。在本发明的一范例实施例中，根据所述可复写式非易失性存储器模块的所述数据存储状况调整从所述主机系统接收所述待写入数据的所述单位时间数据接收量的步骤包括：评估对应于所述数据整并操作的闲置实体单元释放作动；以及根据所评估的所述闲置实体单元释放作动决定所述单位时间数据接收量。在本发明的一范例实施例中，评估对应于所述数据整并操作的所述闲置实体单元释放作动的步骤包括：获得所述些实体单元中非闲置实体单元的有效计数，其中所述有效计数对应于所述非闲置实体单元所存储的有效数据的数据量；以及根据所述有效计数评估所述闲置实体单元释放作动。在本发明的一范例实施例中，根据所评估的所述闲置实体单元释放作动决定所述单位时间数据接收量的步骤包括：根据所述数据整并操作的数据写入速度与所评估的所述闲置实体单元释放作动决定所述单位时间数据接收量。在本发明的一范例实施例中，所述的数据存储方法还包括：将从所述主机系统接收所述待写入数据的数据接收速度维持于与所述单位时间数据接收量一致。在本发明的一范例实施例中，将从所述主机系统接收所述待写入数据的所述数据接收速度维持于与所述单位时间数据接收量一致的步骤包括：若从所述主机系统接收所述待写入数据的所述数据接收速度低于所述单位时间数据接收量，将所述数据接收速度从第一数据接收速度提高至第二数据接收速度；以及若所述数据接收速度高于所述单位时间数据接收量，将所述数据接收速度从所述第一数据接收速度降低至第三数据接收速度。在本发明的一范例实施例中，所述的数据存储方法还包括：不限制所述数据整并操作的数据写入速度。在本发明的一范例实施例中，根据所述可复写式非易失性存储器模块的所述数据存储状况调整从所述主机系统接收所述待写入数据的所述单位时间数据接收量的步骤包括：调整待写入数据传输参数，其中所述待写入数据传输参数反映出所述单位时间数据接收量，其中所述待写入数据传输参数包括事件执行时间参数、事件状态回复时间参数、频宽限制参数、频率限制参数或封包容量参数。本发明的另一范例实施例提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述可复写式非易失性存储器模块包括多个实体单元。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块，其中所述存储器控制电路单元用以指示所述可复写式非易失性存储器模块执行数据整并操作，其中所述存储器控制电路单元更用以根据所述可复写式非易失性存储器模块的数据存储状况调整从所述主机系统接收待写入数据的单位时间数据接收量，其中在执行所述数据整并操作的期间，所述存储器控制电路单元更用以将所述待写入数据存储至缓冲存储器，其中所述存储器控制电路单元更用以指示将存储于所述缓冲存储器的所述数据存储至所述可复写式非易失性存储器模块。在本发明的一范例实施例中，所述存储器控制电路单元根据所述可复写式非易失性存储器模块的所述数据存储状况调整从所述主机系统接收所述待写入数据的所述单位时间数据接收量的操作包括：评估对应于所述数据整并操作的闲置实体单元释放作动；以及根据所评估的所述闲置实体单元释放作动决定所述单位时间数据接收量。在本发明的一范例实施例中，所述存储器控制电路单元评估对应于所述数据整并操作的所述闲置实体单元释放作动的操作包括：获得所述些实体单元中非闲置实体单元的有效计数，其中所述有效计数对应于所述非闲置实体单元所存储的有效数据的数据量；以及根据所述有效计数评估所述闲置实体单元释放作动。在本发明的一范例实施例中，所述存储器控制电路单元根据所评估的所述闲置实体单元释放作动决定所述单位时间数据接收量的操作包括：根据所述数据整并操作的数据写入速度与所评估的所述闲置实体单元释放作动决定所述单位时间数据接收量。在本发明的一范例实施例中，所述存储器控制电路单元还用以将从所述主机系统接收所述待写入数据的数据接收速度维持于与所述单位时间数据接收量一致。在本发明的一范例实施例中，所述存储器控制电路单元将从所述主机系统接收所述待写入数据的所述数据接收速度维持于与所述单位时间数据接收量一致的操作包括：若从所述主机系统接收所述待写入数据的所述数据接收速度低于所述单位时间数据接收量，将所述数据接收速度从第一数据接收速度提高至第二数据接收速度；以及若所述数据接收速度高于所述单位时间数据接收量，将所述数据接收速度从所述第一数据接收速度降低至第三数据接收速度。在本发明的一范例实施例中，所述存储器控制电路单元更用以不限制所述数据整并操作的一数据写入速度。在本发明的一范例实施例中，所述存储器控制电路单元根据所述可复写式非易失性存储器模块的所述数据存储状况调整从所述主机系统接收所述待写入数据的所述单位时间数据接收量的操作包括：调整待写入数据传输参数，其中所述待写入数据传输参数反映出所述单位时间数据接收量，其中所述待写入数据传输参数包括事件执行时间参数、事件状态回复时间参数、频宽限制参数、频率限制参数或封包容量参数。本发明的另一范例实施例提供一种存储器控制电路单元，其用于控制可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体单元，其中所述存储器控制电路单元包括主机接口、存储器接口、缓冲存储器及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口、所述存储器接口及所述缓冲存储器，其中所述存储器管理电路用以指示所述可复写式非易失性存储器模块执行数据整并操作，其中所述存储器管理电路更用以根据所述可复写式非易失性存储器模块的数据存储状况调整从所述主机系统接收待写入数据的单位时间数据接收量，其中在执行所述数据整并操作的期间，所述存储器管理电路更用以将所述待写入数据存储至所述缓冲存储器，其中所述存储器管理电路更用以指示将存储于所述缓冲存储器的所述数据存储至所述可复写式非易失性存储器模块。在本发明的一范例实施例中，所述存储器管理电路根据所述可复写式非易失性存储器模块的所述数据存储状况调整从所述主机系统接收所述待写入数据的所述单位时间数据接收量的操作包括：评估对应于所述数据整并操作的闲置实体单元释放作动；以及根据所评估的所述闲置实体单元释放作动决定所述单位时间数据接收量。在本发明的一范例实施例中，所述存储器管理电路评估对应于所述数据整并操作的所述闲置实体单元释放作动的操作包括：获得所述些实体单元中非闲置实体单元的有效计数，其中所述有效计数对应于所述非闲置实体单元所存储的有效数据的数据量；以及根据所述有效计数评估所述闲置实体单元释放作动。在本发明的一范例实施例中，所述存储器管理电路根据所评估的所述闲置实体单元释放作动决定所述单位时间数据接收量的操作包括：根据所述数据整并操作的数据写入速度与所评估的所述闲置实体单元释放作动决定所述单位时间数据接收量。在本发明的一范例实施例中，所评估的所述闲置实体单元释放作动所对应的闲置实体单元释放率正相关于所述单位时间数据接收量。在本发明的一范例实施例中，所述存储器管理电路更用以将从所述主机系统接收所述待写入数据的数据接收速度维持于与所述单位时间数据接收量一致。在本发明的一范例实施例中，所述存储器管理电路将从所述主机系统接收所述待写入数据的所述数据接收速度维持于与所述单位时间数据接收量一致的操作包括：若从所述主机系统接收所述待写入数据的所述数据接收速度低于所述单位时间数据接收量，将所述数据接收速度从第一数据接收速度提高至第二数据接收速度；以及若所述数据接收速度高于所述单位时间数据接收量，将所述数据接收速度从所述第一数据接收速度降低至第三数据接收速度。在本发明的一范例实施例中，所述可复写式非易失性存储器模块的所述数据存储状况对应于有效数据在所述些实体单元中的分布状况。在本发明的一范例实施例中，所述存储器管理电路还用以不限制所述数据整并操作的一数据写入速度。在本发明的一范例实施例中，所述存储器管理电路根据所述可复写式非易失性存储器模块的所述数据存储状况调整从所述主机系统接收所述待写入数据的所述单位时间数据接收量的操作包括：调整待写入数据传输参数，其中所述待写入数据传输参数反映出所述单位时间数据接收量，其中所述待写入数据传输参数包括事件执行时间参数、事件状态回复时间参数、频宽限制参数、频率限制参数或封包容量参数。在本发明的一范例实施例中，在执行所述数据整并操作的期间，从所述主机系统接收所述待写入数据的所述单位时间数据接收量低于非在所述数据整并操作的期间，从所述主机系统接收另一待写入数据的单位时间数据接收量。在本发明的一范例实施例中，所述数据整并操作所对应的闲置实体单元释放作动的执行所需时间负相关于所述单位时间数据接收量。基于上述，可复写式非易失性存储器模块的数据存储状况可用于调整从主机系统接收待写入数据的单位时间数据接收量。在开始执行可复写式非易失性存储器模块的数据整并操作之后，基于此单位时间数据接收量而从主机系统接收的待写入数据会被存储至缓冲存储器，然后再被存储至可复写式非易失性存储器模块。藉此，在主机系统持续将数据存储至存储器存储装置的期间，即便存储器存储装置正在执行数据整并操作，存储器存储装置相对于主机系统的数据写入速度也可以维持稳定。为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(i/o)装置的示意图。图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及i/o装置的示意图。图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。图7是根据本发明的一范例实施例所示出的接收并存储来自主机系统的数据的操作的示意图。图8是根据本发明的一范例实施例所示出的数据整并操作的示意图。图9是根据本发明的一范例实施例所示出的根据有效计数排序实体单元的示意图。图10是根据本发明的一范例实施例所示出的数据存储方法的流程图。图11是根据本发明的另一范例实施例所示出的数据存储方法的流程图。附图标号说明10、30：存储器存储装置11、31：主机系统110：系统总线111：处理器112：随机存取存储器113：只读存储器114：数据传输接口12：输入/输出(i/o)装置20：主机板201：u盘202：存储卡203：固态硬盘204：无线存储器存储装置205：全球定位系统模块206：网络接口卡207：无线传输装置208：键盘209：屏幕210：喇叭32：sd卡33：cf卡34：嵌入式存储装置341：嵌入式多媒体卡342：嵌入式多芯片封装存储装置402：连接接口单元404：存储器控制电路单元406：可复写式非易失性存储器模块502：存储器管理电路504：主机接口506：存储器接口508：错误检查与校正电路510：缓冲存储器512：电源管理电路601：缓冲区602：存储区610(0)～610(b)、710(0)、810(1)～810(m)、811(1)～811(n)、910(0)～910(f)：实体单元612(0)～612(c)：逻辑单元701、801(1)～801(m)、802：数据s1001：步骤(执行数据整并操作)s1002：步骤(根据可复写式非易失性存储器模块的数据存储状况调整从主机系统接收待写入数据的单位时间数据接收量)s1003：步骤(在执行所述数据整并操作的期间，将所接收的待写入数据存储至缓冲存储器)s1004：步骤(将存储于缓冲存储器的数据存储至可复写式非易失性存储器模块)s1101：步骤(侦测可复写式非易失性存储器模块中闲置实体单元的数目)s1102：步骤(判断闲置实体单元的数目是否小于临界值)s1103：步骤(执行数据整并操作)s1104：步骤(根据可复写式非易失性存储器模块的数据存储状况评估对应于所述数据整并操作的闲置实体单元释放作动)s1105：步骤(根据所评估的闲置实体单元释放作动决定单位时间数据接收量)s1106：步骤(在执行所述数据整并操作的期间，基于所述单位时间数据接收量从主机系统接收数据并将所接收的数据存储至缓冲存储器)s1107：步骤(将存储于缓冲存储器的数据存储至可复写式非易失性存储器模块)具体实施方式一般而言，存储器存储装置(也称，存储器存储系统)包括可复写式非易失性存储器模块(rewritablenon-volatilememorymodule)与控制器(也称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(i/o)装置的示意图。图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及i/o装置的示意图。请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccessmemory,ram)112、只读存储器(readonlymemory,rom)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆连接至系统总线(systembus)110。在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与i/o装置12连接。例如，主机系统11可经由系统总线110将输出信号传送至i/o装置12或从i/o装置12接收输入信号。在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式连接至存储器存储装置10。存储器存储装置10可例如是u盘201、存储卡202、固态硬盘(solidstatedrive,ssd)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通讯(nearfieldcommunication,nfc)存储器存储装置、无线传真(wifi)存储器存储装置、蓝牙(bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，ibeacon)等以各式无线通讯技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(globalpositioningsystem,gps)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式i/o装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数码相机、摄影机、通讯装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置30可为其所使用的安全数字(securedigital,sd)卡32、小型快闪(compactflash,cf)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embeddedmultimediacard,emmc)341和/或嵌入式多芯片封装(embeddedmultichippackage,emcp)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。连接接口单元402用以将存储器存储装置10连接至主机系统11。在本范例实施例中，连接接口单元402是相容于序列先进附件(serialadvancedtechnologyattachment,sata)标准。然而，必须了解的是，本发明不限于此，连接接口单元402也可以是符合并行高级技术附件(paralleladvancedtechnologyattachment,pata)标准、电气和电子工程师协会(instituteofelectricalandelectronicengineers,ieee)1394标准、高速周边零件连接接口(peripheralcomponentinterconnectexpress,pciexpress)标准、通用序列总线(universalserialbus,usb)标准、sd接口标准、超高速一代(ultrahighspeed-i,uhs-i)接口标准、超高速二代(ultrahighspeed-ii,uhs-ii)接口标准、存储棒(memorystick,ms)接口标准、mcp接口标准、mmc接口标准、emmc接口标准、通用快闪存储器(universalflashstorage,ufs)接口标准、emcp接口标准、cf接口标准、整合式驱动电子接口(integrateddeviceelectronics,ide)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。存储器控制电路单元404用以执行以硬体型式或固体型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。可复写式非易失性存储器模块406是连接至存储器控制电路单元404并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406可以是单阶存储单元(singlelevelcell,slc)nand型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(multilevelcell,mlc)nand型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、复数阶存储单元(triplelevelcell，tlc)nand型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。可复写式非易失性存储器模块406中的每一个存储单元是以电压(以下也称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制栅极(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作也称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块406中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个比特。在本范例实施例中，可复写式非易失性存储器模块406的存储单元会构成多个实体程序化单元，并且此些实体程序化单元会构成多个实体抹除单元。具体来说，同一条字元线上的存储单元会组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字元线上的实体程序化单元至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效比特(leastsignificantbit，lsb)是属于下实体程序化单元，并且一存储单元的最高有效比特(mostsignificantbit，msb)是属于上实体程序化单元。一般来说，在mlcnand型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。在本范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元通常包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储使用者数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在本范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512比特组(byte,b)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。也即，每一实体抹除单元含有最小数目之一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504、存储器接口506及缓冲存储器510。存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路502的操作时，等同于说明存储器控制电路单元404的操作。在本范例实施例中，存储器管理电路502的控制指令是以固体型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。在另一范例实施例中，存储器管理电路502的控制指令也可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(bootcode)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。此外，在另一范例实施例中，存储器管理电路502的控制指令也可以一硬体型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或其群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路502还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。主机接口504是连接至存储器管理电路502并且用以接收与识别主机系统11所传送的指令与数据。也就是说，主机系统11所传送的指令与数据会通过主机接口504来传送至存储器管理电路502。在本范例实施例中，主机接口504是相容于sata标准。然而，必须了解的是本发明不限于此，主机接口504也可以是相容于pata标准、ieee1394标准、pciexpress标准、usb标准、sd标准、uhs-i标准、uhs-ii标准、ms标准、mmc标准、emmc标准、ufs标准、cf标准、ide标准或其他适合的数据传输标准。存储器接口506是连接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路502要存取可复写式非易失性存储器模块406，存储器接口506会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压准位或执行垃圾收集操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路502产生并且通过存储器接口506传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的辨识码、存储器地址等信息。缓冲存储器510是连接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。在一范例实施例中，存储器控制电路单元404还包括错误检查与校正电路508与电源管理电路512。错误检查与校正电路508是连接至存储器管理电路502并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路502从主机系统11中接收到写入指令时，错误检查与校正电路508会为对应此写入指令的数据产生对应的错误更正码(errorcorrectingcode,ecc)和/或错误检查码(errordetectingcode，edc)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路508会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。电源管理电路512是连接至存储器管理电路502并且用以控制存储器存储装置10的电源。图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图6，存储器管理电路502会将可复写式非易失性存储器模块406的实体单元610(0)～610(b)逻辑地分组至存储区601与闲置(spare)区602。存储区601中的实体单元610(0)～610(a)存储有数据。例如，存储于存储区601的数据包括有效数据(validdata)与无效数据(invaliddata)。闲置区602中的实体单元610(a+1)～610(b)尚未被用来存储数据。当欲存储数据时，存储器管理电路502会从闲置区602的实体单元610(a+1)～610(b)中选择一个实体单元并且将来自主机系统11或来自存储区601中其他实体单元的数据存储至所选的实体单元中。同时，所选的实体单元会被关联至存储区601。此外，在抹除存储区601中的某一个实体单元后，所抹除的实体单元会被重新关联至闲置区602。在本范例实施例中，属于闲置区602的每一个实体单元也称为闲置实体单元，而属于存储区601的每一个实体单元也称为非闲置(non-spare)实体单元。在本范例实施例中，一个实体单元是指一个实体抹除单元。然而，在另一范例实施例中，一个实体单元也可以包含多个实体抹除单元。存储器管理电路502会配置逻辑单元612(0)～612(c)以映射存储区601中的实体单元610(0)～610(a)。在本范例实施例中，每一个逻辑单元是指一个逻辑地址。然而，在另一范例实施例中，一个逻辑单元也可以是指一个逻辑程序化单元、一个逻辑抹除单元或者由多个连续或不连续的逻辑地址组成。此外，逻辑单元612(0)～612(c)中的每一者可被映射至一或多个实体单元。存储器管理电路502会将逻辑单元与实体单元之间的映射关系(也称为逻辑-实体地址映射关系)记录于至少一逻辑-实体映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路502可根据此逻辑-实体映射表来执行对于存储器存储装置10的数据存取操作。在本范例实施例中，有效数据是属于某一个逻辑单元的最新数据，而无效数据则不是属于任一个逻辑单元的最新数据。例如，若主机系统11将一笔新数据存储至某一逻辑单元而覆盖掉此逻辑单元原先存储的旧数据(即，更新属于此逻辑单元的数据)，则存储至存储区601中的此笔新数据即为属于此逻辑单元的最新数据并且会被标记为有效，而被覆盖掉的旧数据可能仍然存储在存储区601中但被标记为无效。在本范例实施例中，若属于某一逻辑单元的数据被更新，则此逻辑单元与存储有属于此逻辑单元的旧数据的实体单元之间的映射关系会被移除，并且此逻辑单元与存储有属于此逻辑单元的最新数据的实体单元之间的映射关系会被建立。然而，在另一范例实施例中，若属于某一逻辑单元的数据被更新，则此逻辑单元与存储有属于此逻辑单元的旧数据的实体单元之间的映射关系仍可被维持。当存储器存储装置10出厂时，属于闲置区602的实体单元的总数会是一个预设数目(例如，30)。在存储器存储装置10的运作中，越来越多的实体单元会被从闲置区602选择并且被关联至存储区601以存储数据(例如，来自主机系统11的使用者数据)。因此，属于闲置区602的实体单元的总数会随着存储器存储装置10的使用而逐渐减少。在存储器存储装置10的运作中，存储器管理电路502会持续更新属于闲置区602的实体单元的总数。存储器管理电路502会根据闲置区602中实体单元的数目(即，闲置实体单元的总数)执行数据整并操作。例如，存储器管理电路502会判断属于闲置区602的实体单元的总数是否小于或等于一个门槛值(也称为第一门槛值)。此第一门槛值例如是2或者更大的值(例如，10)，本发明不加以限制。若属于闲置区602的实体单元的总数小于或等于第一门槛值，存储器管理电路502会执行数据整并操作。在一范例实施例中，此数据整并操作也称为垃圾收集(garbagecollection)操作。在数据整并操作中，存储器管理电路502会从存储区601中选择至少一个实体单元(也称为来源节点)并且尝试将有效数据从所选择的实体单元集中复制到另一实体单元(也称为回收节点)。用来存储所复制的有效数据的实体单元则是从闲置区602中选择并且会被关联至存储区601。若某一个实体单元所存储的有效数据皆已被复制至回收节点，则此实体单元会被抹除并且被关联至闲置区602。在一范例实施例中，将某一个实体单元从存储区601重新关联回闲置区602的操作(或抹除某一个实体单元的操作)也称为释放一个闲置实体单元。通过执行数据整并操作，一或多个闲置实体单元会被释放并且使得属于闲置区602的实体单元的总数逐渐增加。在开始执行数据整并操作后，若属于闲置区602的实体单元符合一特定条件，数据整并操作会停止。例如，存储器管理电路502会判断属于闲置区602的实体单元的总数是否大于或等于一个门槛值(以下也称为第二门槛值)。例如，第二门槛值可以大于或等于第一门槛值。若属于闲置区602的实体单元的总数大于或等于第二门槛值，存储器管理电路502可停止数据整并操作。例如，停止数据整并操作是指结束当前执行中的数据整并操作。在停止一个数据整并操作之后，若属于闲置区602的实体单元的总数再次小于或等于第一门槛值，则下一个数据整并操作会再次被执行，以尝试释放新的闲置实体单元。图7是根据本发明的一范例实施例所示出的接收并存储来自主机系统的数据的操作的示意图。图8是根据本发明的一范例实施例所示出的数据整并操作的示意图。请参照图7，当主机系统11欲存储数据701(也称为待写入数据)时，数据701会被从主机系统11接收并且被存储至缓冲存储器510。然后，在特定时间点，数据701会被从缓冲存储器510中读取出来并且存储至一个实体单元710(0)。例如，实体单元710(0)是从图6的闲置区602中选择的至少一个实体单元。此外，此特定时间点可以是缓冲存储器510的存储状态符合某一特定条件(例如，缓冲存储器510被写满)时或在将数据701存入缓冲存储器510之后的任意时间点。在一范例实施例中，当前用来存储来自主机系统11的数据的实体单元710(0)也称为开启区块(openblock)。若当前作为开启区块的实体单元710(0)被写满，另一个闲置实体单元会被选择做为新的开启区块并且被用于存储来自主机系统11的数据。请参照图8，在数据整并操作中，存储有有效数据的实体单元810(1)～810(m)会被选择作为有效数据的来源节点，并且实体单元811(1)～811(n)会被选择作为有效数据的回收节点。例如，实体单元810(1)～810(m)是从图6的存储区601中选择的实体单元，而实体单元811(1)～811(n)则是从图6的闲置区602中选择的实体单元。m与n皆为正整数，且m可大于n。在数据整并操作中，数据801(1)～801(m)会被从实体单元810(1)～810(m)中读取出来并且存储至缓冲存储器510。在一范例实施例中，数据801(1)～801(m)皆为有效数据。在另一范例实施例中，数据801(1)～801(m)也可能包含部分无效数据或填充(dummy)数据。然后，在特定时间点，数据802(包含数据801(1)～801(m))会被从缓冲存储器510中读取出来并且写入至实体单元811(1)～811(n)。例如，此特定时间点可以是缓冲存储器510的存储状态符合某一特定条件(例如，缓冲存储器510被写满)时或在将数据801(1)～801(m)存入缓冲存储器510之后的任意时间点。须注意的是，图7的接收并存储来自主机系统的数据的操作以及图8的数据整并操作可同步执行。例如，在接收并存储来自主机系统的数据的过程中，数据整并操作可于背景执行。在一范例实施例中，若某一个实体单元当前被设为开启区块，则在抹除此实体单元之前，此实体单元不会被视为回收节点。同理，若某一个实体单元当前被设为回收节点，则在抹除此实体单元之前，此实体单元不会被视为开启区块。在抹除某一个实体单元后，此实体单元可接续被选择作为开启区块或回收节点。在一范例实施例中，存储器管理电路502会根据可复写式非易失性存储器模块406的数据存储状况动态调整从主机系统11接收待写入数据的单位时间数据接收量。其中，此数据存储状况可以是可复写式非易失性存储器模块406的一个区域中，如一个或数个实体单元中，有效数据或无效数据的数量、比例或分布等。此单位时间数据接收量可对应于一个待写入数据传输参数。在一范例实施例中，也可视为此单位时间数据接收量是受控于此待写入数据传输参数。存储器管理电路502可通过调整待写入数据传输参数来达到所需的单位时间数据接收量。此外，此单位时间数据接收量是用以表示、控制或限制每单位时间内从主机系统11接收多少数据量的待写入数据。在一范例实施例中，待写入数据传输参数(或单位时间数据接收量)可反映出从主机系统11接收待写入数据的数据传输速度(也称为待写入数据传输速度)、数据传输量、数据传输时间、或数据发送时间间隔等，也即此待写入数据传输参数(或单位时间数据接收量)可为/或可对应到上述至少其中之一的信息。在一范例实施例中，待写入数据传输参数包括事件执行时间参数、事件状态回复时间参数、频宽限制参数、频率限制参数及封包容量参数的至少其中之一。事件执行时间参数用以反映或控制从主机系统11(主动或被动)接收待写入数据的时间间隔和/或频率。事件状态回复时间参数用以反映或控制回复写入完成相信息至主机系统11的时间间隔和/或频率。例如，主机系统11会在接收到前一待写入数据的写入完成相信息之后，才会接续传送下一笔待写入数据至存储器存储装置10。频宽限制参数用以反映或控制从主机系统11接收待写入数据的数据传输频宽。频率限制参数用以反映或控制存储器存储装置10(或连接接口单元402)用来分析来自主机系统11的待写入数据的时脉频率。封包容量参数用以反映或控制用于传输来自主机系统11的待写入数据的一个数据单位的容量。例如，一个数据单位的容量可以是4千比特组或更大或更小。此些参数皆可用于控制从主机系统11接收待写入数据的单位时间数据接收量。此待写入数据传输参数可动态地调整，使得当前从主机系统11接收待写入数据的单位时间数据接收量也会动态地改变。在执行数据整并操作的期间，存储器管理电路502可动态地调整从主机系统11接收待写入数据的数量或时间，并将所接收的待写入数据存储至缓冲存储器510。然后，存储器管理电路502会将存储于缓冲存储器510的数据存储至可复写式非易失性存储器模块406。在一范例实施例中，在执行数据整并操作的期间，存储器管理电路502可将从主机系统11接收数据的速度维持于与所决定的单位时间数据接收量一致。例如，若当前的单位时间数据接收量被决定为200mb/s，则在执行数据整并操作的期间，从主机系统11接收数据的速度也会被维持在200mb/s。在一范例实施例中，在执行数据整并操作的期间，若当前的数据接收速度低于所决定的单位时间数据接收量，则存储器管理电路502会允许和/或尝试将当前的数据接收速度提高至相同或接近此单位时间数据接收量。例如，存储器管理电路502可提高从主机系统11接收数据的传输频宽和/或加快回复写入完成相信息至主机系统11的频率等。在一范例实施例中，在执行数据整并操作的期间，若当前的数据接收速度高于所决定的单位时间数据接收量，则存储器管理电路502会尝试将当前的数据接收速度降低至相同或接近此单位时间数据接收量。例如，存储器管理电路502可降低从主机系统11接收数据的传输频宽、暂停从主机系统11接收数据和/或降低回复写入完成相信息至主机系统11的频率等。须注意的是，在其他范例实施例中，某些未提及的传输速度控制机制也可以被采用，只要可以通过此传输速度控制机制来调整从主机系统11接收数据的单位时间数据接收量即可。在一范例实施例中，可复写式非易失性存储器模块406的数据存储状况是指可复写式非易失性存储器模块406的有效数据存储状况。可复写式非易失性存储器模块406的有效数据存储状况对应于有效数据在可复写式非易失性存储器模块406中的分布状况。在一范例实施例中，可复写式非易失性存储器模块406的数据存储状况是指可复写式非易失性存储器模块406的无效数据存储状况。可复写式非易失性存储器模块406的无效数据存储状况对应于无效数据在可复写式非易失性存储器模块406中的分布状况。在一范例实施例中，有效数据存储状况与无效数据存储状况是一体两面的，因此可复写式非易失性存储器模块406的数据存储状况可以是指可复写式非易失性存储器模块406的有效数据存储状况与无效数据存储状况中的任一者，本发明不加以限制。在以下范例实施例中，是以有效数据存储状况来作为可复写式非易失性存储器模块406的数据存储状况的范例。所属
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：通常知识者应当知晓如何将有效数据替换为无效数据而获得相应的操作结果。在一范例实施例中，存储器管理电路502可根据可复写式非易失性存储器模块406中至少部分实体单元的有效计数来获得可复写式非易失性存储器模块406的数据存储状况。其中，某一个实体单元的有效计数反映此实体单元所存储的有效数据的数据量。例如，若某一个实体单元的有效计数为20，表示此实体单元中有20个实体程序化单元当前存储的数据是有效数据，或者，也可视为此实体单元所存储的有效数据的数据量等于20个实体程序化单元的总容量。通过分析至少一个实体单元的有效计数，存储器管理电路502可获得有效数据(和/或无效数据)在可复写式非易失性存储器模块406中的分布状态。此外，存储器管理电路502也可根据此有效计数来统计可复写式非易失性存储器模块406中存储的有效数据的总数据量等与有效数据的分布/存储有关的信息。此些信息皆可视为可复写式非易失性存储器模块406的数据存储状况。在一范例实施例中，存储器管理电路502会根据可复写式非易失性存储器模块406的数据存储状况评估对应于当前执行中或即将执行的数据整并操作的闲置实体单元释放作动。例如，所评估的闲置实体单元释放作动可使用诸如实体单元在执行中或即将执行的数据整并操作中的释放率(也称为实体单元释放率)、实体单元在执行中或即将执行的数据整并操作中的释放速度(也称为实体单元释放速度)、实体单元在执行中或即将执行的数据整并操作中的释放时间(也称为实体单元释放时间)等与实体单元在数据整并操作中的释放效率有关的信息来呈现。然后，存储器管理电路502会根据所评估的闲置实体单元释放作动决定单位时间数据接收量。以图8为例，若预估从实体单元810(1)～810(m)收集有效数据并将所收集的有效数据存入实体单元811(1)～811(n)的数据整并操作可以额外释放出1个新的闲置实体单元(即，m-n＝1)，则所评估的闲置实体单元释放作动所对应的闲置实体单元释放率可决定为1/n。也就是说，在完成对n个实体单元的有效数据写入操作后，可以额外释放出1个新的闲置实体单元。在一范例实施例中，存储器管理电路502可获得可复写式非易失性存储器模块406中至少部分非闲置实体单元个别的有效计数并根据所获得的有效计数来评估闲置实体单元释放作动。例如，通过分析至少部分非闲置实体单元个别的有效计数，存储器管理电路502可得知此些非闲置实体单元所个别存储的有效数据的数据量。根据此些非闲置实体单元所个别存储的有效数据的数据量，存储器管理电路502可评估在当前或即将执行的数据整并信息中需要完成对几个实体单元的有效数据写入操作才能额外释放出1个新的闲置实体单元。例如，若有效数据在所选择的3个作为来源节点的实体单元中分别占了60％、65％及75％的数据容量，则表示在使用2个实体单元(即，回收节点)来存储所收集的有效数据后可以额外释放1个新的闲置实体单元(3-2＝1)。在此范例中，所评估的闲置实体单元释放作动所对应的闲置实体单元释放率可决定为1/2(即，n＝1)。图9是根据本发明的一范例实施例所示出的根据有效计数排序实体单元的示意图。请参照图9，实体单元910(0)～910(f)可包括图6的存储区601中所有的实体单元或仅包括存储区601中至少部分存储有有效数据的实体单元。依据实体单元910(0)～910(f)个别的有效计数，实体单元910(0)～910(f)会被排序。例如，由左到右，实体单元910(0)～910(f)的有效计数逐渐增加。数据整并操作会优先从存储较少有效数据的实体单元中收集有效数据，以提升执行效率(或，闲置实体单元释放率)。在一范例实施例中，实体单元910(0)～910(f)的有效计数可用于评估对于实体单元910(0)～910(f)的数据整并操作所对应的闲置实体单元释放作动。在一范例实施例中，也可以仅根据实体单元910(0)～910(f)中有效计数最小的几个实体单元(例如，有效计数最小的20个实体单元910(0)～910(19))的有效计数来评估闲置实体单元释放作动。或者，在一范例实施例中，也可以仅根据实体单元910(0)～910(f)中单一个实体单元的有效计数来评估闲置实体单元释放作动。例如，若实体单元910(e)的有效计数表示有效数据在实体单元910(e)中占了95％的数据容量，则可根据此有效计数推估在当前执行中或即将执行的数据整并操作中使用20个实体单元来存储有效数据后可以额外释放1个新的闲置实体单元(即，闲置实体单元释放率为1/20)。在一范例实施例中，e可以是10或更大或更小。在一范例实施例中，存储器管理电路502会将从主机系统11接收数据的速度(或单位时间数据接收量)控制在每写满1个开启区块，背景的数据整并操作就会额外释放出1个新的闲置实体单元。例如，在闲置实体单元释放率为1/n的范例实施例中，每使用所收集的有效数据写满n个实体单元即可额外释放1个新的闲置实体单元，因此可将写满1个开启区块的总数据写入时间维持在小于或等于写满n个实体单元的总数据写入时间。也就是说，若一个实体单元包含256个实体程序化单元，则写满一个开启区块(包含256个实体程序化单元)的时间会被维持在小于或等于写满n个回收节点(包含n×256个实体程序化单元)的时间。因此，对于开启区块的数据写入速度(或单位时间数据接收量)会被维持在小于或等于数据整并操作的数据写入速度的1/n倍。在一范例实施例中，存储器管理电路502可根据当前执行中或即将执行的数据整并操作的数据写入速度与所评估的闲置实体单元释放作动决定单位时间数据接收量和/或相应的待写入数据传输参数。例如，存储器管理电路502可将数据整并操作的数据写入速度乘上所评估的闲置实体单元释放作动所对应的闲置实体单元释放率而获得单位时间数据接收量。例如，若评估的闲置实体单元释放率为1/n并且当前执行中或即将执行的数据整并操作的数据写入速度(或数据写入频宽)是400mb/s，则当前从主机系统11接收待写入数据的单位时间数据接收量可被决定为400/nmb/s。例如，在闲置实体单元释放率为1/2且当前执行中或即将执行的数据整并操作的数据写入速度是400mb/s的范例中，则单位时间数据接收量可被决定为200mb/s。或者，在闲置实体单元释放率为1/20且当前执行中或即将执行的数据整并操作的数据写入速度是400mb/s的范例中，单位时间数据接收量可被决定为20mb/s。在前述范例实施例中，闲置实体单元释放率会正相关于所决定的单位时间数据接收量。也就是说，若所评估的闲置实体单元释放率越大(n越小)，则所决定的单位时间数据接收量也会越大。从另一角度来看，在一范例实施例中，闲置实体单元释放率的一执行所需时间可负相关于所决定的单位时间数据接收量。例如，若需要较长的执行时间来执行数据整并操作才能释放出一个新的闲置实体单元，则表示此数据整并操作的闲置实体单元释放率较低，并且所决定的单位时间数据接收量可能较小。反之，若在较短的执行时间内执行数据整并操作即可释放出一个新的闲置实体单元，则表示此数据整并操作的闲置实体单元释放率较高，并且所决定的单位时间数据接收量可能较大。在一范例实施例中，基于所决定的单位时间数据接收量来从主机系统11接收待写入数据，存储器管理电路502可不限制当前执行中或即将执行的数据整并操作的数据写入速度。也就是说，当主机系统11的数据写入操作与存储器存储装置10本身的数据整并操作同步执行时，存储器管理电路502会去控制或限制从主机系统11接收待写入数据的单位时间数据接收量，但是允许数据整并操作使用最高的数据写入速度(或传输频宽)来存储所收集的有效数据。从另一角度来看，通过降低从主机系统11接收待写入数据的单位时间数据接收量并维持数据整并操作于全速，可在不降低数据整并操作的执行效率的前提下，使主机系统11的数据写入速度维持稳定。在一范例实施例中，使主机系统11的数据写入速度维持稳定是指使主机系统11的数据写入速度维持在一数值区间内或高于一预设值。在图7与图8的一范例实施例中，缓冲存储器510是基于先进先出(firstinfirstout,fifo)的规则将暂存于缓冲存储器510的数据传送至开启区块(即，实体单元710(0))或回收节点(即，实体单元811(1)～811(n))进行存储。存储器管理电路502会根据所决定的单位时间数据接收量来控制或调节从主机系统11接收数据的数据接收速度，但可不影响缓冲存储器510的数据存储规则、数据输出规则或数据输出频宽。在一范例实施例中，在执行数据整并操作的期间，从主机系统11接收待写入数据的单位时间数据接收量会被控制为低于非在数据整并操作的期间，从主机系统11接收待写入数据的单位时间数据接收量。图10是根据本发明的一范例实施例所示出的数据存储方法的流程图。请参照图10，在步骤s1001中，执行数据整并操作。在步骤s1002中，根据可复写式非易失性存储器模块的数据存储状况调整从主机系统接收待写入数据的单位时间数据接收量。在步骤s1003中，在执行所述数据整并操作的期间，将所接收的待写入数据存储至缓冲存储器。在步骤s1004中，将存储于缓冲存储器的数据存储至可复写式非易失性存储器模块。须注意的是，本发明不限制步骤s1001与s1002的执行顺序。例如，在另一范例实施例中，可先执行步骤s1002再执行步骤s1001，或者步骤s1001与s1002也可同步执行。图11是根据本发明的另一范例实施例所示出的数据存储方法的流程图。请参照图11，在步骤s1101中，侦测可复写式非易失性存储器模块中闲置实体单元的数目。在步骤s1102中，判断闲置实体单元的数目是否小于临界值。若闲置实体单元的数目小于临界值，在步骤s1103中，执行数据整并操作。若闲置实体单元的数目不小于此临界值，可回到步骤s1101。在步骤s1104中，根据可复写式非易失性存储器模块的数据存储状况评估对应于所述数据整并操作的闲置实体单元释放作动。在步骤s1105中，根据所评估的闲置实体单元释放作动决定单位时间数据接收量。在步骤s1106中，在执行所述数据整并操作的期间，基于所述单位时间数据接收量从主机系统接收待写入数据并将所接收的待写入数据存储至缓冲存储器。在步骤s1107中，将存储于缓冲存储器的数据存储至可复写式非易失性存储器模块。此外，在执行步骤s1107之后可回到步骤s1101。须注意的是，本发明不限制步骤s1103、s1104及s1105的执行顺序。例如，在另一范例实施例中，可先执行步骤s1104与s1105再执行步骤s1103，或者步骤s1103、s1104及s1105也可同步执行。然而，图10与图11中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图10与图11中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图10与图11的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。综上所述，可复写式非易失性存储器模块的数据存储状况可用于决定用来从主机系统接收数据的单位时间数据接收量。在开始执行可复写式非易失性存储器模块的数据整并操作之后，基于此单位时间数据接收量而从主机系统接收的数据会被存储至缓冲存储器，然后再被存储至可复写式非易失性存储器模块。藉此，在主机系统持续将数据存储至存储器存储装置的期间，即便存储器存储装置正在执行数据整并操作，存储器存储装置相对于主机系统的数据写入速度也可以维持稳定。此外，通过调节从主机系统接收数据的待写入数据传输参数而不影响数据整并操作的执行，也可避免降低数据整并操作的执行效率。虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属
技术领域：
：中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。当前第1页12当前第1页12