输入输出接口和电子设备的制作方法

本实用新型涉及电子技术领域，尤其涉及一种输入输出接口和电子设备。

背景技术：

电子设备为了与外部设备进行通信，需要依赖于通信接口进行信息传输。输入输出(Input Output，IO)端口作为CPU端口的一种常用接口方式，能够满足这种信息传输的需求，具体来说IO端口采用了输入和输出方向共用一个端口的方案。相似地，在由通用输入输出(General Purpose Input Output，GPIO)端口对CPU端口进行扩展时，GPIO接口作为一种特殊的CPU端口，也延续了这种输入和输出方向共用一个端口的方案，如图1所示，CPU在不同的时间片上分别配置端口为输入状态(O)，或者输出状态(I)，从而实现信息的双向传输。

在现有技术中，当电子设备通过输入输出接口与高速外部设备进行通信时，由于电子设备的输入输出接口在进行输入和输出切换的过程中，可能会具有较大的延迟，导致输入输出接口不能满足这类高速外部设备的通信需求。具体来说，比如被配置为输入状态的输入输出接口切换为输出时，需要一段时间过后才能够稳定工作，从而导致了这种切换过程中的延迟，使得输入输出接口不能够满足一些通信协议的性能需求。

技术实现要素：

本实用新型旨在至少在一定程度上解决相关技术中的技术问题之一。

为此，本实用新型提出了一种输入输出接口和电子设备，用于解决现有技术中输入输出接口性能与高速外部设备的通信需求不匹配的技术问题。

为达上述目的，本实用新型第一方面实施例提出了一种输入输出接口，包括：选通单元、用于与外部设备连接的外部端口，以及用于与中央处理器CPU连接的第一内部端口和第二内部端口；

其中，所述第一内部端口与配置为输入状态的一个CPU端口连接，所述第二内部端口与配置为输出状态的一个CPU端口连接；

所述选通单元，用于根据所述CPU发出的控制信息选择所述第一内部端口或选择所述第二内部端口与所述外部端口连接。

可选地，作为本实用新型第一方面的第一种可能的实现方式，所述输入输出接口还包括用于与所述CPU连接的第三内部端口；

所述第三内部端口与配置为输出状态的另一个CPU端口连接；

所述选通单元，具体用于通过所述第三内部端口获取所述CPU发出的控制信息，选择所述第一内部端口或选择所述第二内部端口与所述外部端口连接。

可选地，作为本实用新型第一方面的第二种可能的实现方式，所述选通单元包括：开关电路、双向通路、控制通路、输出通路和与输入通路；

所述控制通路，与所述第三内部端口连接，用于接收用以配置输入输出接口为输入状态或者输出状态的控制信息；

所述开关电路，与所述控制通路连接，用于当通过所述控制通路接收到用以配置输入输出接口为输入状态的控制信息时，选择所述输入通路与所述双向通路连接；当通过所述控制通路接收到用以配置输入输出接口为输出状态的控制信息时，选择所述输出通路与所述双向通路连接；

其中，所述双向通路的一端与所述外部端口连接，所述双向通路的另一端与所述开关电路连接，所述输入通路的一端与所述第一内部端口连接，所述输入通路的另一端与所述开关电路连接，所述输出通路的一端与所述第二内部端口连接，所述输出通路的另一端与所述开关电路连接。

可选地，作为本实用新型第一方面的第三种可能的实现方式，所述CPU端口包括CPU的通用输入输出GPIO端口，所述GPIO端口保持所配置的输出状态或者输入状态不变。

本实用新型实施例的输入输出接口，与目前CPU在不同的时间片上分别配置输入输出接口为输入状态，或者输出状态，导致当电子设备通过输入输出接口与高速外部设备进行通信时具有较大的延迟相比，本实用新型根据CPU发出的控制信息选择第一内部端口或第二内部端口与外部端口连接，由于第一内部端口与配置为输入状态的一个CPU端口连接，第二内部端口与配置为输出状态的一个CPU端口连接。因而CPU无需切换各个CPU端口的配置状态，就可以由CPU控制选通单元将外部端口与第一内部端口或者第二内部端口连接，从而通过本实用新型的输入输出接口，解决了输入输出接口性能与高速外部设备的通信需求不匹配的技术问题。

为达上述目的，本实用新型第二方面实施例提出了一种电子设备，包括：输入输出接口，以及与所述输入输出接口连接的中央处理器CPU和外部设备；

所述输入输出接口包括选通单元、用于与所述外部设备连接的外部端口，以及用于与所述CPU连接的第一内部端口和第二内部端口；

其中，所述第一内部端口与配置为输入状态的一个CPU端口连接，所述第二内部端口与配置为输出状态的一个CPU端口连接；

所述选通单元，用于根据所述CPU发出的控制信息选择所述第一内部端口或选择所述第二内部端口与所述外部端口连接。

可选地，作为本实用新型第二方面的第一种可能的实现方式，所述输入输出接口还包括用于与所述CPU连接的第三内部端口；

所述第三内部端口与配置为输出状态的另一个CPU端口连接；

所述选通单元，具体用于通过所述第三内部端口获取所述CPU发出的控制信息，选择所述第一内部端口或选择所述第二内部端口与所述外部端口连接。

可选地，作为本实用新型第二方面的第二种可能的实现方式，所述选通单元，包括：开关电路、双向通路、控制通路、输出通路和与输入通路；

所述控制通路，与所述第三内部端口连接，用于接收用以配置输入输出接口为输入状态或者输出状态的控制信息；

所述开关电路，与所述控制通路连接，用于当通过所述控制通路接收到用以配置输入输出接口为输入状态的控制信息时，选择所述输入通路与所述双向通路连接；当通过所述控制通路接收到用以配置输入输出接口为输出状态的控制信息时，选择所述输出通路与所述双向通路连接；其中，所述双向通路的一端与所述外部端口连接，所述双向通路的另一端与所述开关电路连接，所述输入通路的一端与所述第一内部端口连接，所述输入通路的另一端与所述开关电路连接，所述输出通路的一端与所述第二内部端口连接，所述输出通路的另一端与所述开关电路连接。

可选地，作为本实用新型第二方面的第三种可能的实现方式，所述CPU端口为通用输入输出GPIO端口；所述外部端口具体与外部设备的输入输出端口连接；

所述CPU，用于在所述外部设备的输入输出端口进行输入和输出状态切换过程中，保持所述GPIO端口配置的输出状态或者输入状态不变。

本实用新型实施例的电子设备包括输入输出接口，与目前CPU在不同的时间片上分别配置输入输出接口为输入状态，或者输出状态，导致当电子设备通过输入输出接口与高速外部设备进行通信时具有较大的延迟相比，本实用新型根据CPU发出的控制信息选择第一内部端口或第二内部端口与外部端口连接，由于第一内部端口与配置为输入状态的一个CPU端口连接，第二内部端口与配置为输出状态的一个CPU端口连接。因而CPU无需切换各个CPU端口的配置状态，就可以由CPU控制选通单元将外部端口与第一内部端口或者第二内部端口连接，从而通过本实用新型的输入输出接口，解决了输入输出接口性能与高速外部设备的通信需求不匹配的技术问题。

本实用新型附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本实用新型的实践了解到。

附图说明

本实用新型上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为现有技术中外部设备和CPU连接关系的示意图；

图2为本实用新型实施例所提供的一种输入输出接口的结构示意图；

图3为本实用新型实施例所提供的另一种输入输出接口的结构示意图；

图4为本实用新型实施例提供的选通单元11的结构示意图；

图5为本实用新型实施例提供的电子设备的结构示意图。

具体实施方式

下面详细描述本实用新型的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本实用新型，而不能理解为对本实用新型的限制。

下面参考附图描述本实用新型实施例的输入输出接口和电子设备。

图2为本实用新型实施例所提供的一种输入输出接口的结构示意图，本实施例所提供的输入输出接口，如图2所示，包括：选通单元11、用于与外部设备连接的外部端口12，以及用于与CPU连接的第一内部端口131和第二内部端口132。

其中，第一内部端口131与配置为输入状态的一个CPU端口连接，第二内部端口132与配置为输出状态的一个CPU端口连接。

选通单元11，用于根据CPU发出的控制信息选择第一内部端口131或选择第二内部端口132与外部端口12连接。

作为一种可能的实现方式，选通单元11通过第二内部端口132获取到CPU发出的控制信息，具体来说，配置为输出状态的一个CPU端口采用时分复用的方式发送控制信息以及输出数据信息，从而选通单元11可以通过第二内部端口132获取到CPU发出的控制信息。

作为另一种可能的实现方式，图3为本实用新型实施例所提供的一种输入输出接口的结构示意图，如图3所示，输入输出接口还包括用于与CPU连接的第三内部端口133。

其中，第三内部端口133与配置为输出状态的另一个CPU端口连接。

选通单元11，用于从第三内部端口133接收CPU发送的控制信息，根据所述控制信息，选择第二内部端口132和第一内部端口131中的一个与所述外部端口12连接。

由于第一内部端口131与配置为输入状态的一个CPU端口连接，当外部设备向电子设备发送数据时，输入输出接口可以选择第一内部端口131与外部端口12连接，从而在外部端口获取到电子设备发送的数据之后，通过该第一内部端口131经由配置为输入状态的CPU端口向CPU发送数据。

另外，第二内部端口132与配置为输出状态的一个CPU端口连接，当电子设备向外部设备发送数据时，输入输出接口可以选择第二内部端口132与外部端口12连接，从而输入输出接口可以通过配置为输出状态的CPU端口获取到的数据之后，由第二内部端口132经由外部端口向外部设备发送数据。

输入输出接口具体采用外部端口12与第一内部端口131连接的方式，还是采用外部端口12与第二内部端口132连接的方式是根据控制信息确定的。

这里的控制信息是由CPU生成的，CPU维持各个CPU端口的配置状态不变，并且在当前时间片对应输入状态时，CPU生成用以配置输入输出接口为输入状态的控制信息，在当前时间片对应输出状态时，生成用以配置输入输出接口为输出状态的控制信息。选通单元11便可以在接收到用以配置输入输出接口为输入状态的控制信息时，将外部端口12与第一内部端口131连接，并在接收到用以配置输入输出接口为输出状态的控制信息时，将外部端口12与第二内部端口132连接。

可见在外部设备向电子设备发送数据，以及电子设备向外部设备发送数据这两个过程中，第一内部端口131和第二内部端口132所连接的CPU端口的配置状态没有改变。也就是说，CPU没有切换各个CPU端口的配置状态，就可以由CPU控制选通单元将外部端口与第一内部端口131或者第二内部端口132连接，实现了输入输出接口在输入或输出方向上的选通。正是由于在输入输出接口实现在输入或输出方向上的选通过程中，CPU无需切换各个CPU端口的配置状态，解决了输入输出接口性能与高速外部设备的通信需求不匹配的技术问题。

需要说明的是，这里的CPU端口具体可以为CPU的GPIO端口，CPU无需切换各个CPU端口的配置状态，从而该GPIO端口保持CPU所配置的输出状态或者输入状态不变，避免出现切换时延，通过选通单元11根据CPU发出的控制信息选择所述第一内部端口131或选择所述第二内部端口132与所述外部端口12连接就可以实现双向的通信过程，满足具有该CPU的电子设备与高速外部设备的通信需求。

为了清楚说明上一实施例，本实施例提供了选通单元11的结构示意图，图4为本实用新型实施例提供的选通单元11的结构示意图，如图4所示，选通单元11包括：开关电路、双向通路、控制通路、输出通路和输入通路。

其中，双向通路的一端与外部端口12连接，所述双向通路的另一端与所述开关电路连接，所述输入通路的一端与所述第一内部端口131连接，所述输入通路的另一端与所述开关电路连接，所述输出通路的一端与所述第二内部端口132连接，所述输出通路的另一端与所述开关电路连接。

控制通路，与第三内部端口133连接，用于接收用以配置输入输出接口为输入状态或者输出状态的控制信息。

开关电路，与控制通路连接，用于当通过所述控制通路接收到用以配置输入输出接口为输入状态的控制信息时，选择所述输入通路与所述双向通路连接；当通过所述控制通路接收到用以配置输入输出接口为输出状态的控制信息时，选择所述输出通路与所述双向通路连接。这里的开关电路具体可以由硬件实现，并且具有较高的开关速度，具有较小的延迟，提高了输入输出接口的性能。

需要说明的是，这里的控制信息是由CPU生成的，在现有技术中CPU在不同的时间片上分别将同一个GPIO端口配置为输入状态，或者输出状态，用以配合外部设备的IO端口的配置状态。本实施例中，CPU维持各个GPIO端口的配置状态不变，并且在当前时间片对应输入状态时，生成用以配置输入输出接口为输入状态的控制信息，在当前时间片对应输出状态时，生成用以配置输入输出接口为输出状态的控制信息。由于第一内部端口131与配置为输入状态的CPU端口连接，第二内部端口132与配置为输出状态的一个CPU端口连接，第三内部端口133与配置为输出状态的另一个CPU端口连接，从而CPU无需切换各个CPU端口的配置状态，选通单元11便可以在接收到用以配置输入输出接口为输入状态的控制信息时，将外部端口12与第一内部端口131连接，并在接收到用以配置输入输出接口为输出状态的控制信息时，将外部端口12与第二内部端口132连接。

为了清楚说明前述实施例，本实施例还提供了一种具有前述输入输出接口的电子设备。作为一种可能的实现方式，图5为本实用新型实施例提供的电子设备的结构示意图，如图5所示，电子设备包括：CPU、输入输出接口和外部设备。输入输出接口包括选通单元11、用于与外部设备连接的外部端口12，以及用于与CPU连接的内部端口；其中，第三内部端口133与配置为输出状态的一个CPU端口连接，第二内部端口132与配置为输出状态的另一个CPU端口连接，第一内部端口131与配置为输入状态的CPU端口连接；所述选通单元11，用于从第三内部端口133接收CPU发送的控制信息，根据所述控制信息，选择第二内部端口132和第一内部端口131中的一个与所述外部端口12连接。

CPU端口为CPU的GPIO端口，外部端口12具体与外部设备的IO端口连接。CPU在所述外部设备的IO端口进行输入和输出状态切换过程中，保持所述GPIO端口配置的输出状态或者输入状态不变。

作为一种可能的实现方式，所述选通单元11，包括：开关电路、与所述外部端口12连接的双向通路、与第三内部端口133连接的控制通路、与第二内部端口132连接的输出通路和与第一内部端口131连接的输入通路。

所述控制通路，用于接收用以配置输入输出接口为输入状态或者输出状态的控制信息。

所述开关电路，用于当通过所述控制通路接收到用以配置输入输出接口为输入状态的控制信息时，选择所述输入通路与所述双向通路连接；当通过所述控制通路接收到用以配置输入输出接口为输出状态的控制信息时，选择所述输出通路与所述双向通路连接。

本实施例中，电子设备具有输入输出接口，该输入输出接口包括选通单元11、用于与外部设备连接的外部端口12，以及与CPU连接的第一内部端口131、第二内部端口132和第三内部端口133。选通单元11从第三内部端口133接收CPU发送的控制信息之后，根据所述控制信息，选择第二内部端口132和第一内部端口131中的一个与所述外部端口12连接。由于第三内部端口133与配置为输出状态的一个CPU端口连接，第二内部端口132与配置为输出状态的另一个CPU端口连接，第一内部端口131与配置为输入状态的CPU端口连接，从而CPU无需切换各个CPU端口的配置状态，就可以由CPU控制选通单元实现输入输出接口在输入或输出方向上的选通，从而通过本实用新型的输入输出接口，解决了输入输出接口性能与高速外部设备的通信需求不匹配的技术问题。

需要说明的是，本实施例所提供的输入输出接口的具体实现方式可以参见前述实施例中的相关描述，本实施例中对此不再赘述。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本实用新型的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本实用新型的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现定制逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本实用新型的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本实用新型的实施例所属技术领域的技术人员所理解。

应当理解，本实用新型的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。如，如果用硬件来实现和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(PGA)，现场可编程门阵列(FPGA)等。

此外，在本实用新型各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。

上述提到的存储介质可以是只读存储器，磁盘或光盘等。尽管上面已经示出和描述了本实用新型的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本实用新型的限制，本领域的普通技术人员在本实用新型的范围内可以对上述实施例进行变化、修改、替换和变型。