增强型堆叠式ESD电路及混合电压输入输出接口电路的制作方法

本发明属于静电防护电路领域，特别是涉及增强型堆叠式ESD电路及混合电压输入输出接口电路。

背景技术：

静电放电(Electrostatic Discharge)是指具有不同静电电位的物体互相靠近或直接接触引起的电荷转移。集成电路元器件的线路缩小，耐压降低，线路面积减小，使得器件耐静电冲击能力减弱，静电电场(Static Electric Field)和静电电流(ESD current)成为这些高密度元器件的致命杀手。同时大量的塑料制品等高绝缘材料的普遍应用，导致产生静电的机会大增。日常生活中如走动，空气流动，搬运等都能产生静电。人们一般认为只有CMOS类的晶片才对静电敏感，实际上，集成度高的元器件电路都很敏感。

静电对电子元件的影响包括：1)静电吸附灰尘，改变线路间的阻抗，影响产品的功能与寿命；2)因电场或电流破坏元件的绝缘或导体，完全破坏元件，使元件不能工作；3)因瞬间的电场或电流产生的热，元件受伤，仍能工作，寿命受损，即有些电子元器件受到静电损伤后性能没有明显的下降，但多次累加放电会给器件造成内伤而形成隐患，而且增加了器件对静电的敏感性。

从一个元件生产后一直到它损坏以前所有的过程都受到静电的威胁，而这些静电的产生也具有随机性，由于静电的产生和放电都是瞬间发生的，极难预测和防护。而复杂性静电放电损伤分板工作，因电子产品的精细，微小的结构特点而费时、费事、费钱，要求较复杂的技术往往需要使用扫描电镜等精密仪器，即使如此有些静电损伤现象也难以与其他原因造成的损伤加以区别，使人误把静电损伤失效当作其它失效，这是对静电放电损害未充分认识之前，常常归咎于早期失效或情况不明的失效，从而不自觉的掩盖了失效的真正原因。

因ESD产生的原因及其对集成电路放电的方式不同﹐ESD目前被分为四类：一是人体放电模式，指因人体在地上走动磨擦或其他因素在人体上已累积了静电，当此人去碰触到IC时，人体上的静电便会经由IC的引脚(pin)而进入IC内，再经由IC放电到地去。二是机器放电模式，指机器(例如机械手臂)本身累积了静电，当此机器去碰触到IC时，该静电便经由IC的pin放电。三是元件充电模式，指IC先因磨擦或其他因素而在IC内部累积了静电，但在静电累积的过程中IC并未被损伤，此带有静电的IC在处理过程中，当其pin去碰触到接地面时，IC内部的静电便会经由pin自IC内部流出来，而造成了放电的现象。四是电场感应模式，当IC因输送带或其他因素而经过一电场时，其相对极性的电荷可能会自一些IC脚而排放掉，等IC通过电场之后，IC本身便累积了静电荷，此静电荷会以类似CDM的模式放电出来。

另外，随着CMOS集成电路的发展，片上系统(SOC)芯片的应用越来越广泛。为提高SOC的速度和性能，器件尺寸和栅氧层厚度需按比例缩小，同时电源电压和功耗也随之减小。然而，在SOC芯片电路中，低压I/O端口必须能驱动或接受其他子电路的高压信号，以完成信号流通。在这种混合电压I/O接口电路中，器件的栅氧层可靠性成为考虑ESD保护时需要特别需要关注的问题。

然而，传统的堆叠式ESD电路1如图1和图2所示，包括分压电路11，RC检测电路12，反相器电路13及泄放电路14四个部分，但传统的堆叠式ESD电路在占用相当大面积的情况下，并不能达到理想的电流泄放能力。

鉴于此，有必要提供新的增强型堆叠式ESD电路及混合电压输入输出接口电路用以解决此问题。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种增强型堆叠式ESD电路及混合电压输入输出接口电路，用于解决传统堆叠式ESD电路存在泄放电流能力弱的问题。

为实现上述目的及其他相关目的，本发明提供一种增强型堆叠式ESD电路及混合电压输入输出接口电路，所述增强型堆叠式ESD电路包括：

内部ESD总线，用于向所述ESD电路提供电压；

分压电路，与所述内部ESD总线连接，用于对内部ESD总线的电压进行分压；

RC检测电路，与所述内部ESD总线连接，用于实现当内部ESD总线的电压为正常上电脉冲时，RC检测电路输出高电平，当内部ESD总线的电压为高压瞬态脉冲时，所述RC检测电路输出低电平；

反相器电路，分别与所述RC检测电路及泄放电路连接，用于对RC检测电路输出的电压进行反相，从而控制泄放电路的开启与关闭；

偏置电压传输电路，分别与所述分压电路及反相器电路连接，用于实现当内部ESD总线的电压为正常上电脉冲时，所述偏置电压传输电路开启，将分压电路的输出电压传输到反相器电路，当内部ESD总线的电压为瞬态高压脉冲时，所述偏置电压传输电路关闭；

高压传输电路，分别与所述内部ESD总线及泄放电路连接，用于实现当内部ESD总线的电压为正常上电脉冲时，所述高压传输电路关闭，当内部ESD总线的电压为高压瞬态脉冲时，高压传输电路开启，并将所述高压瞬态脉冲产生的高压信号传输到泄放电路；

泄放电路，分别与所述反相器电路、高压传输电路及内部ESD总线连接，用于实现当内部ESD总线的电压为正常上电脉冲时，所述泄放电路关闭，当内部ESD总线的电压为高压瞬态脉冲时，所述泄放电路开启，并对所述ESD电路中的电流进行泄放。

优选地，所述分压电路包括N级串联的分压单元，所述N大于等于2，其中，所述分压单元包括第一NMOS管和第二NMOS管，所述第一NMOS管的漏极与所述内部ESD总线连接，所述第一NMOS管的源极分别与所述第一NMOS管的栅极、第二NMOS管的漏极连接，所述第二NMOS管的源极与所述第二NMOS管的栅极连接。

优选地，所述RC检测电路包括N级串联的RC检测单元，所述N大于等于2，其中，所述RC检测单元包括一端与所述内部ESD总线连接第一电阻，及所述第一电阻的另一端与第一电容连接。

优选地，所述RC检测单元的时间常数为1μs。

优选地，在0.18μm的SOI工艺中，所述第一电阻的值为105KΩ，所述第一电容的值为9.8pF。

优选地，所述反相器电路为一级反相器电路或三级反相器电路中的一种。

优选地，所述反相器电路为一级反相器电路，所述一级反相器电路包括N级串联的一级反相器单元，所述N大于等于2，其中，所述一级反相器单元包括第一PMOS管及第三NMOS管，所述第一PMOS管的源极与所述内部ESD总线连接，所述第一PMOS管的漏极与所述第三NMOS管的漏极连接，所述第一PMOS管的栅极分别与所述第三NMOS管的栅极、及第一电阻的另一端连接，所述第三NMOS管的源极与所述分压电路连接。

优选地，所述反相器电路为三级反相器电路，所述三级反相器电路包括N级串联的三级反相器单元，所述N大于等于2，其中，所述三级反相器单元包括第一、第二、第三PMOS管及第三、第四、第五NMOS管，所述第一、第二、第三PMOS管的源极均与所述内部ESD总线连接，所述第一PMOS管的漏极与所述第三NMOS管的漏极、第二PMOS管的栅极、及第四NMOS管的栅极连接，所述第二PMOS管的漏极与所述第四NMOS管的漏极、第三PMOS管的栅极、及第五NMOS管的栅极连接，所述第一PMOS管的栅极分别与所述第三NMOS管的栅极、及第一电阻的另一端连接，所述第三PMOS管的漏极分别与所述第五NMOS管的漏极、高压传输电路及泄放电路连接，所述第三NMOS管的源极与第四NMOS管的源极、第五NMOS管的源极及分压电路连接。

优选地，所述偏置电压传输电路包括(N-1)级偏置电压传输单元，所述N大于等于2，其中，所述偏置电压传输单元包括第四PMOS管，所述第四PMOS管连接于相邻两级的一级反相器单元之间，所述第四PMOS管的源极与所述上一级的一级反相器单元中的第三NMOS管的源极、及分压电路连接，所述第四PMOS管的漏极与所述下一级的一级反相器单元中的第一PMOS管的源极连接，所述第四PMOS管的栅极分别与所述下一级的一级反相器单元中的第一PMOS管的漏极、及第三NMOS管的栅极连接。

优选地，所述偏置电压传输电路包括(N-1)级偏置电压传输单元，所述N大于等于2，其中，所述偏置电压传输单元包括第四PMOS管，所述第四PMOS管连接于相邻两级的三级反相器单元之间，所述第四PMOS管的源极分别与所述上一级的三级反相器单元中的第三、第四、第五NMOS管的源极、及分压电路连接，所述第四PMOS管的漏极与所述下一级的三级反相器单元中的第一、第二、第三PMOS管的源极连接，所述第四PMOS管的栅极分别与所述下一级的三级反相器单元中的第一PMOS管的漏极、及第三NMOS管的栅极连接。

优选地，所述高压传输电路包括(N-1)级串联的高压传输单元，所述N大于等于2，其中，所述高压传输单元包括第六NMOS管，所述第六NMOS管的漏极与所述内部ESD总线连接，所述第六NMOS管的源极与反相器电路连接，所述第六NMOS管的栅极分别与所述反相器电路及泄放电路连接。

优选地，所述泄放电路包括N级串联的泄放单元，所述N大于等于2，其中，所述泄放单元包括第七NMOS管，所述第七NMOS管的栅极分别与所述反相器电路及高压传输电路连接，所述第七NMOS管的漏极与所述内部ESD总线连接，所述第七NMOS管的源极与下一级泄放单元连接。

优选地，所述泄放单元还包括与所述第七NMOS管并联的第一反偏二极管，所述第一反偏二极管的阴极与所述第七NMOS管的漏极连接，所述第一反偏二极管的阳极与下一级泄放单元连接。

本发明还提供了一种混合电压输入输出接口电路，连接于芯片引脚与外部电路之间，所述接口电路包括：

位于芯片引脚上的ESD防护电路，连接于电源端和接地端之间，用于对芯片进行ESD保护；

N×VDD输入输出缓冲电路，分别与电源端、接地端及芯片引脚连接，用于实现芯片引脚与外部电路之间的信号传输；其中，所述ESD防护电路包括：

第二正偏二极管，连接于芯片引脚的一端和增强型堆叠式ESD电路之间，用于将芯片引脚上的正向高压瞬态脉冲传输到所述增强型堆叠式ESD电路上；

第三反偏二极管，连接于芯片引脚的另一端和接地端之间，用于将芯片引脚上的反向高压瞬态脉冲传输到接地端；

第四正偏二极管，连接于电源端和增强型堆叠式ESD电路之间，用于将电源端的正向高压瞬态脉冲传输到增强型堆叠式ESD电路上；

如上述任一项所述的增强型堆叠式ESD电路，连接于芯片引脚的一端和接地端之间，用于将流经所述增强型堆叠式ESD电路的高压瞬态脉冲进行泄放；

ESD钳位电路，连接于电源端和接地端之间，用于将接地端上的高压瞬态脉冲进行泄放。

优选地，所述N×VDD输入输出缓冲电路与所述芯片引脚之间还连接有一保护电阻。

如上所述，本发明的一种增强型堆叠式ESD电路及混合电压输入输出接口电路，具有以下有益效果：

1.本发明通过在所述分压电路及反相器电路之间设置偏置电压传输电路，实现当所述ESD电路正常上电开启时，所述偏置电压传输电路把分压电路的输出电压从上一层反相器单元传送到下一层反相器单元中，使得每一层反相器单元之间的电压差值相等，从而避免出现栅氧层可靠性问题。

2.本发明还通过在反相器电路及泄放电路之间增加高压传输电路，实现当所述电路产生高压瞬态脉冲时，在RC检测电路的控制下，反相器电路输出端呈高电压，高压传输电路开启，并把高压瞬态脉冲产生的高压信号传输到泄放单元第七NMOS管的栅极，提高了泄放单元第七NMOS管的栅极电压，从而降低了第七NMOS管的等效电阻，增大了流经第七NMOS管的电流，进而有效增强了该ESD电路的泄放电流的能力。

附图说明

图1显示为传统的堆叠式ESD电路的结构框图。

图2显示为传统的堆叠式ESD电路的电路图。

图3显示为本发明所述增强型堆叠式ESD电路的电路图。

图4显示为本发明所述增强型堆叠式ESD电路在高压瞬态脉冲下的仿真图。

图5显示为本发明混合电压输入输出接口电路的电路框图。

图6显示为本发明缓冲电路的电路图。

图7显示为本发明ESD钳位电路的电路图。

元件标号说明

1 传统的堆叠式ESD电路

11 分压电路

12 RC检测电路

13 反相器电路

14 泄放电路

2 增强型堆叠式ESD电路

21 分压单元

22 RC检测单元

23’ 一级反相器单元

23 三级反相器单元

24 偏置电压传输单元

25 高压传输单元

26 泄放单元

VDD 电源端

VSS 接地端

MN1 第一NMOS管

MN2 第二NMOS管

MN3 第三NMOS管

MN4 第四NMOS管

MN5 第五NMOS管

MN6 第六NMOS管

MN7 第七NMOS管

MN8 第八NMOS管

MN9 第九NMOS管

MP1 第一PMOS管

MP2 第二PMOS管

MP3 第三PMOS管

MP4 第四PMOS管

MP5 第五PMOS管

MP6 第六PMOS管

M1 第一MOS管

M2 第二MOS管

M3 第三MOS管

M4 第四MOS管

M5 第五MOS管

R1 第一电阻

R2 第二电阻

R_ESD 保护电阻

C1 第一电容

D1 第一反偏二极管

D2 第二正偏二极管

D3 第三反偏二极管

D4 第四正偏二极管

I1 第一反相器

具体实施方式

以下由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本发明的其他优点及功效。

请参阅图3至图7。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。

实施例一

如图3所示，本实施例提供一种增强型堆叠式ESD电路2，所述ESD电路包括：

内部ESD总线，用于向所述ESD电路提供电压；

分压电路，与所述内部ESD总线连接，用于对内部ESD总线的电压进行分压；

RC检测电路，与所述内部ESD总线连接，用于实现当内部ESD总线的电压为正常上电脉冲时，RC检测电路输出高电平，当内部ESD总线的电压为高压瞬态脉冲时，所述RC检测电路输出低电平；

反相器电路，分别与所述RC检测电路及泄放电路连接，用于对RC检测电路输出的电压进行反相，从而控制泄放电路的开启与关闭；

偏置电压传输电路，分别与所述分压电路及反相器电路连接，用于实现当内部ESD总线的电压为正常上电脉冲时，所述偏置电压传输电路开启，将分压电路的输出电压传输到反相器电路，当内部ESD总线的电压为瞬态高压脉冲时，所述偏置电压传输电路关闭；

高压传输电路，分别与所述内部ESD总线及泄放电路连接，用于实现当内部ESD总线的电压为正常上电脉冲时，所述高压传输电路关闭，当内部ESD总线的电压为高压瞬态脉冲时，高压传输电路开启，并将所述高压瞬态脉冲产生的高压信号传输到泄放电路；

泄放电路，分别与所述反相器电路、高压传输电路及内部ESD总线连接，用于实现当内部ESD总线的电压为正常上电脉冲时，所述泄放电路关闭，当内部ESD总线的电压为高压瞬态脉冲时，所述泄放电路开启，并对所述ESD电路中的电流进行泄放。

具体的，所述分压电路包括N级串联的分压单元21，所述N大于等于2，其中，所述分压单元21包括第一NMOS管MN1和第二NMOS管MN2，所述第一NMOS管MN1的漏极与所述内部ESD总线连接，所述第一NMOS管MN1的源极分别与所述第一NMOS管MN1的栅极、第二NMOS管MN2的漏极连接，所述第二NMOS管MN2的源极与所述第二NMOS管MN2的栅极连接。

具体的，所述RC检测电路包括N级串联的RC检测单元22，所述N大于等于2，其中，所述RC检测单元22包括一端与所述内部ESD总线连接第一电阻R1，及所述第一电阻R1的另一端与第一电容C1连接。

优选地，所述RC检测单元22的时间常数为1μs。进一步优选地，在0.18μm的SOI工艺中，所述第一电阻R1的值为105KΩ，所述第一电容C1的值为9.8pF。

具体的，所述反相器电路为一级反相器电路或三级反相器电路中的一种。

当所述反相器电路为一级反相器电路时，所述一级反相器电路包括N级串联的一级反相器单元23’，所述N大于等于2，其中，所述一级反相器单元23’包括第一PMOS管MP1及第三NMOS管MN3，所述第一PMOS管PM1的源极与所述内部ESD总线连接，所述第一PMOS管MP1的漏极与所述第三NMOS管MN3的漏极连接，所述第一PMOS管MP1的栅极分别与所述第三NMOS管MN3的栅极、及第一电阻R1的另一端连接，所述第三NMOS管MN3的源极与所述分压电路连接。

所述偏置电压传输电路包括(N-1)级偏置电压传输单元24，所述N大于等于2，其中，所述偏置电压传输单元24包括第四PMOS管MP4，所述第四PMOS管MP4连接于相邻两级的一级反相器单元23’之间，所述第四PMOS管MP4的源极与所述上一级的一级反相器单元中的第三NMOS管MN3的源极、及分压电路连接，所述第四PMOS管MP4的漏极与所述下一级的一级反相器单元中的第一PMOS管MP1的源极连接，所述第四PMOS管MP4的栅极分别与所述下一级的一级反相器单元中的第一PMOS管MP1的漏极、及第三NMOS管MN3的栅极连接。

当所述反相器电路为三级反相器电路时，所述三级反相器电路包括N级串联的三级反相器单元23，所述N大于等于2，其中，所述三级反相器单元23包括第一、第二、第三PMOS管及第三、第四、第五NMOS管，所述第一、第二、第三PMOS管的源极均与所述内部ESD总线连接，所述第一PMOS管MP1的漏极与所述第三NMOS管MN3的漏极、第二PMOS管MP2的栅极、及第四NMOS管MN4的栅极连接，所述第二PMOS管MP2的漏极与所述第四NMOS管MN4的漏极、第三PMOS管MP3的栅极、及第五NMOS管MN5的栅极连接，所述第一PMOS管MP1的栅极分别与所述第三NMOS管MN3的栅极、及第一电阻R1的另一端连接，所述第三PMOS管MP3的漏极分别与所述第五NMOS管MN5的漏极、高压传输电路及泄放电路连接，所述第三NMOS管MN3的源极与第四NMOS管MN4的源极、第五NMOS管MN5的源极及分压电路连接。

所述偏置电压传输电路包括(N-1)级偏置电压传输单元24，所述N大于等于2，其中，所述偏置电压传输单元24包括第四PMOS管MP4，所述第四PMOS管MP4连接于相邻两级的三级反相器单元之间，所述第四PMOS管MP4的源极分别与所述上一级的三级反相器单元中的第三、第四、第五NMOS管的源极、及分压电路连接，所述第四PMOS管MP4的漏极与所述下一级的三级反相器单元中的第一、第二、第三PMOS管的源极连接，所述第四PMOS管MP4的栅极分别与所述下一级的三级反相器单元中的第一PMOS管MP1的漏极、及第三NMOS管MN3的栅极连接。

优选地，在本实施例中，所述反相器电路为三级反相器电路。

具体的，所述高压传输电路包括(N-1)级串联的高压传输单元25，所述N大于等于2，其中，所述高压传输单元包括第六NMOS管MN6，所述第六NMOS管MN6的漏极与所述内部ESD总线连接，所述第六NMOS管MN6的源极与反相器电路连接，所述第六NMOS管MN6的栅极分别与所述反相器电路及泄放电路连接。

具体的，所述泄放电路包括N级串联的泄放单元26，所述N大于等于2，其中，所述泄放单元26包括第七NMOS管MN7，所述第七NMOS管MN7的栅极分别与所述反相器电路及高压传输电路连接，所述第七NMOS管MN7的漏极与所述内部ESD总线连接，所述第七NMOS管MN7的源极与下一级泄放单元连接。

优选地，所述泄放单元还包括与所述第七NMOS管MN7并联的第一反偏二极管D1，所述第一反偏二极管D1的阴极与所述第七NMOS管MN7的漏极连接，所述第一反偏二极管D1的阳极与下一级泄放单元连接。

需要说明的是，当所述内部ESD总线上的高压瞬态脉冲为正向高压瞬态脉冲时，所述ESD电路开启，并通过泄放电路的NMOS管进行泄放电流；当所述内部ESD总线上的高压瞬态脉冲为反向高压瞬态脉冲时，反偏二极管开启，并进行泄放电流，此时，泄放电路的NMOS管作为寄生器件也具有一定的ESD防护能力。

下面请参阅图3至图4对本实施例中基于0.18μm SOI工艺的所述增强型堆叠式ESD电路的工作过程进行详细介绍。其中，优选地，在本实施例中，所述N等于3，即所述ESD电路为3×VDD增强型堆叠式ESD电路。

如图3所示，对于该电路的分压电路，V_B0处的电压为2VDD，V_B1处的电压为VDD；对于RC检测电路，当内部ESD总线的电压为正常上电脉冲时，RC检测电路跟随内部ESD总线电压的变化而变化，节点f处的电压为3VDD，节点g处的电压为2VDD、节点h处的电压为VDD；经过反相器电路后，节点i处的电压为VDD，节点j处的电压为0V；因此，偏置电压传输电路的第四PMOS管MP4开启，使得节点d处的电压等于V_B0，节点e处的电压等于V_B1；节点f、g、h的信号进过三级反相器电路后，节点A处的电压为2VDD，节点B处的电压为VDD，节点C处的电压为0V；由于高压传输电路的第六NMOS管MN6的漏极电压为3VDD，栅极电压为2VDD，源极电压为2VDD，故所述第六NMOS管MN6为关断状态；而泄放电路的第七NMOS管MN7的栅极处于低电平状态，因此，第七NMOS管MN7为关断状态。

需要说明的是，所述ESD电路在相邻的两个反相器单元之间增加了一个偏置电压传输单元，即第四PMOS管MP4；当所述内部ESD总线的电压为正常上电脉冲时，所述第四PMOS管MP4开启，并把分压电路的输出电压通过上一层反相器单元传送到下一层反相器单元，使得每一层反相器单元之间的电压差值为VDD，避免出现栅氧层可靠性问题。

对于图3所述的增强型堆叠式ESD电路，其在高压瞬态脉冲下的仿真图如图4所示，对于该电路的分压电路，V_B0处的电压为2VDD，V_B1处的电压为VDD；对于RC检测电路，当内部ESD总线的电压为高压瞬态脉冲时，RC检测电路无法跟随内部ESD总线电压的变化而变化，此时，节点f、g、h均处于低电平状态，经过反相器电路后，节点i、j处为高电平，因此，偏置电压传输电路的第四PMOS管MP4处于关断状态，节点f、g、h的信号进过三级反相器电路后节点A、B、C均处于高电平状态，因此，高压传输电路的第六NMOS管MN6导通，并把高压信号传输到泄放电路的第七NMOS管MN7的栅极，进一步增大了第七NMOS管MN7的栅极电压，根据公式一可知，栅极电压升高，使第七NMOS管MN7的等效电阻降低，当第七NMOS管MN7的等效电阻降低时，流经其内的电流增大，因而有效增强了所述ESD电路泄放电流的能力。

其中，r_on为等效电阻，μ为MOS管沟道内电子(或空穴)的迁移率，C_OX为栅氧层单位面积电容，(W/L)为MOS管的宽长比，V_GS为MOS管的栅极电压，V_TH为MOS管的阈值电压。

实施例二

如图5所示，本实施例提供了一种混合电压输入输出接口电路，连接于芯片引脚与外部电路之间，所述接口电路包括：

位于芯片引脚上的ESD防护电路，连接于电源端VDD和接地端VSS之间，用于对芯片进行ESD保护；

N×VDD输入输出缓冲电路，分别与电源端、接地端及芯片引脚连接，用于实现芯片引脚与外部电路之间的信号传输；其中，所述ESD防护电路包括：

第二正偏二极管D2，连接于芯片引脚的一端和增强型堆叠式ESD电路之间，用于将芯片引脚上的正向高压瞬态脉冲传输到所述增强型堆叠式ESD电路上；

第三反偏二极管D3，连接于芯片引脚的另一端和接地端之间，用于将芯片引脚上的反向高压瞬态脉冲传输到接地端；

第四正偏二极管D4，连接于电源端和增强型堆叠式ESD电路之间，用于将电源端的正向高压瞬态脉冲传输到增强型堆叠式ESD电路上；

如实施例一所述的增强型堆叠式ESD电路2，连接于芯片引脚的一端和接地端之间，用于将流经所述增强型堆叠式ESD电路的高压瞬态脉冲进行泄放；

ESD钳位电路，连接于电源端和接地端之间，用于将接地端上的高压瞬态脉冲进行泄放。

具体的，所述N×VDD输入输出缓冲电路与所述芯片引脚之间还连接有一保护电阻R_ESD，避免大电流对第二正偏二极管D2和第三反偏二极管D3的冲击。

具体的，如图6所示，所述N×VDD输入输出缓冲电路包括：

预驱动放大器，分别与电源端、接地端及反相电路连接，用于对反相电路提供栅极控制信号；

反相电路，与所述预驱动放大器连接，用于与所述预驱动放大器结合构成三稳态输出电路；

升压电路，连接于电源端和动态栅偏置电路之间，用于对电源端的电压进行升压；

动态栅偏置电路，一端与所述反相电路连接，另一端分别与升压电路及降压传输电路连接，用于向降压传输电路提供栅极偏置电压；

降压传输电路，与所述动态栅偏置电路及三稳态输出电路连接，用于将芯片数据信号传输到芯片引脚上及将芯片引脚上的输入信号降压并传输到芯片中；

输入整形电路，分别与所述降压传输电路、电源端及接地端连接，作为芯片串行数据输入端，用于将接收到的芯片引脚上的信号进行整形。

需要说明的是，所述N×VDD输入输出缓冲电路的端口包括使能信号，数据输入信号，数据输出信号，电源端VDD，接地端VSS，及输出端，其中，所述使能信号、数据输入信号、数据输出信号是由芯片内部电路产生的，而输出端是与外部电路相连。

其中，所述反相电路包括第一MOS管M1和第二MOS管M2，所述第一、第二MOS管的栅极均与所述预驱动放大器、及动态栅偏置电路连接，第一MOS管M1的第一电极与所述电源端VDD连接，所述第一MOS管M1的第二电极与所述第二MOS管M2的第二电极连接，所述第二MOS管M2的第一电极与所述接地端VSS连接。

所述降压传输电路包括第三、第四MOS管，所述第三、第四MOS管的栅极与所述动态栅偏置电路连接，所述第三MOS管M3的第一电极与所述第一、第二MOS管的第二电极连接，所述第三MOS管M3的第二电极与所述第四MOS管M4的第一电极连接，所述第四MOS管M4的第二电极作为输出端。

所述输入整形电路包括第五MOS管M5和第一反相器I1，所述第五MOS管M5的第一电极与所述第三MOS管M3的第一电极、及第一反相器I1的一端连接，所述第五MOS管M5的第二电极与电源端VDD连接，所述第五MOS管M5的栅极与所述第一反相器I1的另一端连接，作为芯片串行数据输入端。

优选地，所述第一、第二、第三、第四、第五MOS管可以为PMOS管或NMOS管中的一种，所述第一电极为源极或漏极中的一种，所述第二电极为源极或漏极中的一种。

具体的，如图7所示，所述ESD钳位电路包括一端与所述电源端VDD连接的第二电阻R2，所述第二电阻R2的另一端分别与所述第五PMOS管MP5的源极、第五PMOS管MP5的漏极、第六PMOS管MP6的栅极、第八NMOS管MN8的栅极连接，所述第五PMOS管MP5的栅极与接地端VSS连接，所述第六PMOS管MP6的源极与电源端VDD连接，所述第六PMOS管MP6的漏极与所述第八NMOS管MN8的漏极、及第九NMOS管MN9的栅极连接，所述第八NMOS管MN8的源极与接地端VSS连接，所述第九NMOS管MN9的漏极与电源端VDD连接，所述第九NMOS管MN9的源极与接地端VSS连接。

需要说明的是，当电源端为正常上电脉冲时，A’点电位为高，B’点电位为低，第九NMOS管MN9不导通；当电源端为高压瞬态脉冲时，A’点电位为低，B’点电位为高，第九NMOS管MN9导通，进行电流泄放。

下面请参阅图5对本实施例中所述的混合电压输入输出接口电路进行说明。

优选地，在本实施例中，所述N等于3，即所述增强型堆叠式ESD电路为3×VDD增强型堆叠式ESD电路，所述N×VDD输入输出缓冲电路为3×VDD输入输出缓冲电路。

如图5所示，当所述混合电压输入输出接口电路正常上电时，位于芯片引脚上的ESD防护电路关断，I/O PAD上的信号可通过3×VDD输入输出缓冲电路传输到芯片内部作为串行数据输入，或经过3×VDD输入输出缓冲电路输出至I/O PAD上作为输出；当所述I/O PAD上出现正向到VDD的高压瞬态脉冲时，该高压瞬态脉冲通过第二正偏二极管D2传输到增强型堆叠式ESD电路的内部ESD总线上，并通过所述增强型堆叠式ESD电路泄放电流，该泄放电流通过所述增强型堆叠式ESD电路传输到接地端VSS，再通过ESD钳位电路进行泄放；当所述I/O PAD上出现正向到VSS的高压瞬态脉冲时，该高压瞬态脉冲通过第二正偏二极管D2传输到增强型堆叠式ESD电路的内部ESD总线上，并通过所述增强型堆叠式ESD电路将电流泄放到接地端VSS；当所述芯片引脚上出现反向到VDD的高压瞬态脉冲时，该高压瞬态脉冲通过第三反偏二极管D3传输到接地端VSS，再通过ESD钳位电路泄放到电源端VDD上；当所述芯片引脚上出现反向到VSS的高压瞬态脉冲时，该高压瞬态脉冲通过第三反偏二极管D3传输到接地端VSS；当所述电源端VDD出现正向到VSS的高压瞬态脉冲时，一部分高压瞬态脉冲通过第四正偏二极管D4传输到增强型堆叠式ESD电路的内部ESD总线上，并通过所述增强型堆叠式ESD电路泄放电流；另一部分高压瞬态脉冲则通过ESD钳位电路泄放电流。当所述电源端VDD出现反向到VSS的高压瞬态脉冲时，该高压瞬态脉冲通过ESD钳位电路泄放到接地端VSS上。

综上所述，本发明的一种增强型堆叠式ESD电路及混合电压输入输出接口电路，具有以下有益效果：

1.本发明通过在所述分压电路及反相器电路之间设置偏置电压传输电路，实现当所述ESD电路正常上电开启时，所述偏置电压传输电路把分压电路的输出电压从上一层反相器单元传送到下一层反相器单元中，使得每一层反相器单元之间的电压差值相等，从而避免出现栅氧层可靠性问题。

2.本发明还通过在反相器电路及泄放电路之间增加高压传输电路，实现当所述电路产生高压瞬态脉冲时，在RC检测电路的控制下，反相器电路输出端呈高电压，高压传输电路开启，并把高压瞬态脉冲产生的高压信号传输到泄放单元第七NMOS管的栅极，提高了泄放单元第七NMOS管的栅极电压，从而降低了第七NMOS管的等效电阻，增大了流经第七NMOS管的电流，进而有效增强了该ESD电路的泄放电流的能力。

所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。