集成电路之间具有不对称电压摆动的接口的制作方法
【技术领域】
[0001] 本发明的实施例总地涉及电子器件领域，更具体地涉及集成电路之间具有不对称 电压摆动的接口。
[0002] 背景
[0003] 为了提供包括计算器件的电子器件的高效和有效操作，需要设计诸如计算机存储 器之类的电路以提供高性能但不造成额外的功率汲取。
[0004] 具体地说，功率高效的、高速链路设计是接口应用的高数据率芯片至芯片互连中 的关键要素。影响链路设计的问题包括高性能通信和计算、集成电路技术以及集成电路之 间的电连接，例如控制器和计算机存储器之间的电连接。
[0005] 半导体技术的进步已缓解了某些电路局限性，包括使得例如数字计算能力和存储 器容量在计算机存储器设计不那么关键和局限。然而，集成电路之间的电接口仍然是重要 的。例如，控制器和存储器元件之间的电接口仍然是存储器性能的一个显著局限因素。
[0006] 附图简述
[0007] 本发明的实施方式在各附图中是作为实施例而非作为限制示出的，在附图中相同 的附图标记指代相同的元件。
[0008] 图IA示出在连接的集成电路之间具有带不对称电压摆动的单向I/O接口的装置 或系统的实施例；
[0009] 图IB示出在连接的集成电路之间具有带不对称电压摆动的双向I/O接口的装置 或系统的实施例；
[0010] 图2A是简化的分压单端驱动器的示图；
[0011] 图2B示出用于功率分析的驱动器和接收机结构；
[0012] 图3示出因变于不同摆动条件的电压摆动的平均功率；
[0013] 图4A是示出发射机驱动器输出的时域表示的曲线图；
[0014] 图4B是示出电源上的瞬时功率消耗随时间的曲线图；
[0015] 图4C示出包括平均高、平均低和平均电压摆动参数的眼图；
[0016] 图4D示出具有用DC高值和DC低值定义峰值高、峰值低电压的输出信号的时域波 形；
[0017] 图5A示出具有对称摆动的存储器接口；
[0018] 图5B示出具有不对称电压摆动的存储器接口的实施例；
[0019] 图6是示出具有不对称电压摆动操作的存储器操作过程的实施例的流程图；以及 [0020] 图7是包括具有不对称电压摆动的存储器的装置或系统的示图。
[0021] 概述
[0022] 本发明的实施例总地涉及集成电路之间具有不对称电压摆动的接口。
[0023] 在本发明的第一方面，装置的一个实施例包括：具有第一发射机和第一接收机的 第一集成电路；具有第二发射机和第二接收机的第二集成电路以及包括将第一发射机与第 二接收机链接和将第一接收机与第二发射机链接的通信信道的接口，其中通信信道是单信 道或双信道中的一者。第一发射机工作以发送第一信号而第二发射机工作以发射第二信 号，第一信号的第一平均电压摆动与第二信号的第二平均电压摆动不对称。
[0024] 在本发明的第二方面，方法的一个实施例包括：建立用于从第一集成电路至第二 集成电路的传输的第一电压摆动，该第一集成电路包括第一发射机和第一接收机，该第二 集成电路包括第二发射机和第二接收机；建立用于从第二集成电路至第一集成电路的传输 的第二电压摆动；使用该第一电压摆动将第一信号从第一发射机发送至第二接收机；以及 使用该第二电压摆动将第二信号从第二发射机发送至第一接收机，其中第一电压摆动和第 二电压摆动不对称。
[0025] 详细描述
[0026] 本发明的实施例总地涉及具有不对称电压摆动的集成电路之间的接口。
[0027] 在一些实施例中，存储器接口利用控制器发射机和存储器发射机处的不对称电压 摆动。在一些实施例中，相比从存储器至控制器建立的电压摆动，对于从控制器至存储器的 发送建立较大的电压摆动。
[0028] 诸如动态随机存取存储器（DRAM)之类的器件通常比它们在存储器接口的控制器 中的对应物更慢（可能慢上两个数量级），因为DRAM工艺中晶体管具有比它们在控制器 中的对应物更大的阈值电压这个事实。另外，在DRAM工艺中只有下金属层（lower metal layer)可用这一事实意味着会引入更多寄生电容和电阻，这因此使得存储器中的布线和设 计工艺相比在控制器中更为复杂和更慢。
[0029] 在一些实施例中，采用不对称摆动存储器接口来解决关于控制器和存储器之间接 口的问题。在一些实施例中，在不对称摆动架构中，控制器电路负责均衡、检测和定时职责 中的大部分。由于控制器中的器件一般具有比存储器更高的转变频率和更低的阈值电压， 因此责任被置于控制器中，其结果使得控制器中的模拟和数字设计相比DRAM更为功率高 效。
[0030] 对于高速通信链路的CMOS电路的分析表明CMOS技术性能度量可直接影响链路特 性。低劣的CMOS工艺将显著地在接收机灵敏度中表现出来。在一些实施例中，在下游（控 制器至DRAM)比特流中，为了满足链路BER(误码率）性能并补偿受损的接收机灵敏度，接 口的存储器侧的接收机处的信噪比（SNR)可被增加，其中较高的SNR可通过增大发射机侧 的信号摆动来提供。相同类型的因素在上行链路（DRAM至控制器）比特流中也有争议，其 中接收机灵敏度可通过利用较高质量的CMOS工艺来改进。在一些实施例中，为了功率效率 目的，控制器的接收机灵敏度允许降低DRAM发射机驱动器信号摆动。
[0031] 在一些实施例中，封装技术在器件之间可以不同，例如在控制器和存储器之间，即 具有第一封装技术的控制器和具有第二封装技术的存储器。在一些实施例中，控制器可包 括具有例如倒装芯片封装的SoC (芯片上系统）和具有例如线接合的DRAM，其中SoC的封装 技术允许比DRAM更低的信号电压操作。DRAM可包括比SoC更高的电感、电容和电阻，由此 具有在封装中具有更多损失和ISI (干扰切换输入）影响并需要更高的接收信号电压。当 使用较低摆动信号发送时，DRAM发射机能减少DRAM封装中SSO (同时切换输出）的影响并 在SoC接收机处提供更好的信号发送。
[0032] 在一些实施例中，为了利用控制器中相比DRAM更快的技术和更低的阈值电压，可 将控制器发射机驱动器的输出侧的信号摆动选择成高于在DRAM侧在发射机输出处的信号 摆动，所述DRAM侧通常具有较慢的技术和较高的Vth(阈值电压）电压值。在一些实施例 中，可利用从控制器至存储器的电压摆动的增加和从存储器至控制器的电压摆动的减小来 改善性能并同时可能降低总功耗。
[0033] 在一些实施例中，控制器和存储器之间的供电电压差异可实现不对称电压摆动操 作以改善总功率耗散。在一个例子中，DRAM的供电电压可以是1. 2伏并且SoC的供电电压 可以是〇. 9伏，并且在链路两侧上的终接状况下在SoC和DRAM处具有类似的摆动，这将导 致在DRAM侧相比SoC侧有大约（1.2/0. 9) =1.3倍的更多功率。如果考虑耗散掉的动态 功率，这种差异甚至更大。在一些实施例中，通过其中在SoC发射机上相比DRAM发射机具 有较大的信号摆动的不对称摆动，链路的总功率耗散得以减小。
[0034] 图IA示出在连接的集成电路之间具有带非对称电压摆动的单向I/O接口的装置 或系统的实施例。装置或系统可包括例如具有在存储器控制器110和DRAM存储器130之 间的I/O接口的存储器器件100。在图示的存储器器件100中，控制器110与DRAM 130耦 合，其中控制器110的发射机（TX) 112经由存储器I/O接口的双通信信道的第一单向信道 122与DRAM 110的接收机（RX) 132耦合，而DRAM 130的发射机134经由双通信信道的第二 单向信道124与控制器110的接收机114耦合。在一些实施例中，包括第一信道122和第 二信道124的接口在不同的实施方式中可以不同，并可包括例如单端信道或差分信道以及 单向信道或双向信道。在一些实施例中，控制器110是诸如芯片上系统（SoC)之类的器件， 其相比存储器130具有更快的性能和能够忍受较低信号电压的更大灵敏度，而存储器130 是相比控制器需要更高信号电压的DRAM。在一些实施例中，信号编码可包括不归零编码， 其中每个二进制信号具有非零电位，例如由正电压表示的"1"，以及由负电压表示的"0"信 号。
[0035] 在该示图中，控制器110提供将通过信道122传输的、具有被表示为α V峰-峰摆 动的特定电压摆动的信号140,并在DRAM 130的接收机132处提供由信道122衰减的信号 142。在DRAM端处，DRAM的发射机134通过第二信道124发送具有Vpp (峰-峰）的信号 144,而通过信道衰减的信号146在控制器110的接收机114处被接收。
[0036] 在一些实施例中，从控制器110至DRAM 130的信号传输的电压摆动α V不等于从 DRAM 130至控制器110的信号传输的电压摆动V。在一些实施例中，α >1.0,由此相比从 存储器至控制器的电压摆动提供从控制器至存储器的更大电压摆动。
[0037] 图IB示出在连接的集成电路之间具有带非对称电压摆动的双向I/O接口的装置 或系统的实施例。在图IB所示的实施例中，存储器器件150包括与DRAM 180耦合的控制器 160,其中控制器160的发射机162耦合至存储器I/O接口的