数据传输装置及喷墨打印系统的制作方法

本发明涉及数据传输装置领域，尤其涉及数据传输装置及喷墨打印系统。

背景技术：

随着FPGA(Field－Programmable Gate Array：现场可编程门阵列)芯片功能和功耗的不断优化，使得其在电子设计领域的应用越来越广泛。众多的传感器数据采集和通信接口都需要采用FPGA芯片来组成架构，实现功能。在星状网络或网状网络拓扑结构当中，有时各个节点之间的FPGA芯片具有直接的数据通信的需求。比如，在某些分布式设备或多节点设备中，需要采用到多块电路板来实现功能，在这种情况下，各电路板的FPGA芯片之间也存在直接通信的需求；而FPGA与FPGA之间的通信方式，一般都采用现有的通信协议标准，例如RS232异步串口，I2C接口协议等；但该方案的不足之处在于，其受限于现有协议的局限，其次不够灵活，也不可以在同一条数据通道上区分发送不同类型的数据。

技术实现要素：

本发明提供一种数据传输装置及喷墨打印系统，提出了一种由FPGA到FPGA的高速同步数据传输装置，该方案可以实现10Mbps以上的单向数据传输速度，并且可在同一条数据通道上区分发送不同类型的数据。

根据本发明实施例的第一方面，提供一种数据传输装置，包括输出电路及接收电路；所述输出电路包括：

第一FPGA芯片，设置于所述输出电路上，且用于接收需要进行传输的数据之后输出与其对应的TTL电平信号；

差分信号发生器，设置于所述输出电路上，且连接于所述第一FPGA芯片，用于接收所述第一FPGA芯片输出的TTL信号并将其转换为高速差分信号后输出；

所述接收电路包括：

差分信号调解器，设置于所述接收电路上，且连接于所述差分信号发生器，用于接收所述差分信号发生器输出的高速差分信号并将其转换为TTL电平信号；

第二FPGA芯片，设置于所述接收电路上，且连接于所述差分信号调解器，用于采集所述差分信号调节器转换的TTL电平信号。

在一些实施例中，所述第一FPGA芯片包括：

数据匹配模块，用于对需要进行传输的数据根据类别与速率进行匹配之后输出；

数据发送匹配模块，连接于所述数据匹配模块，用于在接收所述数据匹配模块输出的数据之后将其按位匹配并输出；

数据输出模块，连接于所述数据发送匹配模块和所述数据匹配模块，用于在接收所述数据发送匹配模块和所述数据匹配模块输出的数据之后，输出TTL电平信号；

所述第二FPGA芯片包括：

数据接收模块，连接于所述数据输出模块，用于接收所述数据输出模块输出的TTL电平信号；

数据解析模块，连接于所述数据接收模块，用于对所述数据接收模块接收的TTL电平信号进行解析之后输出与其状态对应的数据。

在一些实施例中，所述第一FPGA芯片还包括：

速率选择模块，连接于所述数据匹配模块、所述数据发送匹配模块和所述数据输出模块，用于进行速率选择。

在一些实施例中，所述TTL电平信号包括DSYNC信号、DSCLK信号、CMD信号和DATA信号；

所述数据输出模块包括用于输出DSYNC信号的DSYNC输出端、用于输出DSCLK信号的DSCLK输出端、用于输出CMD信号的CMD输出端、用于输出DATA信号的DATA输出端；

所述数据接收模块包括用于接收DSYNC信号的DSYNC接收端、用于接收DSCLK信号的DSCLK接收端、用于接收CMD信号的CMD接收端、用于接收DATA信号的DATA接收端。

在一些实施例中，所述数据发送匹配模块包括：

命令发送匹配单元，连接于所述数据匹配模块和所述数据输出模块，用于在接收所述数据匹配模块输出的CMD信号之后将其按位匹配并输出；

数据发送匹配单元，连接于所述数据匹配模块和所述数据输出模块，用于在接收所述数据匹配模块输出的DATA信号之后将其按位匹配并输出；

所述数据接收模块包括：

命令接收单元，连接于所述数据解析模块和所述差分信号调节器，用于接收所述差分信号调节器转换的CMD信号并将其输出至所述数据解析模块；

数据接收单元，连接于所述数据解析模块和所述差分信号调节器，用于接收所述差分信号调节器转换的DATA信号并将其输出至所述数据解析模块。

在一些实施例中，所述命令发送匹配单元和/或所述数据发送匹配单元的数量为多个；

所述命令接收单元和/或所述数据接收单元的数量为多个。

在一些实施例中，所述数据匹配模块包括：

数据类别切换单元，连接于所述数据发送匹配模块，用于切换需要进行传输的数据的发送类别之后将其输出。

根据本发明实施例的第二方面，还提供一种喷墨打印系统，包括所述的数据传输装置。

本发明实施例提供的技术方案可产生以下有益效果：本发明数据传输装置包括输出电路及接收电路；所述输出电路包括第一FPGA芯片和差分信号发生器；所述接收电路包括差分信号调解器和第二FPGA芯片。该方案可以通过差分信号发生器以及差分信号调解器实现第一FPGA芯片与第二FPGA芯片之间的10Mbps以上的单向数据传输速度，并且可在同一条数据通道上区分发送不同类型的数据。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

【附图说明】

图1为本发明根据一示例性实施例示出的一种数据传输装置的框图。

图2为本发明根据一示例性实施例示出的数据传输时序图。

图3为本发明根据一示例性实施例示出的一种数据传输装置的第一FPGA芯片的框图。

图4为本发明根据一示例性实施例示出的另一种数据传输装置的第一FPGA芯片的框图。

图5为本发明根据一示例性实施例示出的一种数据传输装置的第二FPGA芯片的框图。

图6为本发明根据一示例性实施例示出的另一种数据传输装置的第二FPGA芯片的框图。

图7为本发明根据一示例性实施例示出的又一种数据传输装置的第一FPGA芯片的框图。

图8为本发明根据一示例性实施例示出的一种数据传输装置的数据发送匹配模块的框图。

图9为本发明根据一示例性实施例示出的一种数据传输装置的数据接收模块的框图。

图10为本发明根据一示例性实施例示出的一种数据传输装置的数据匹配模块的框图。

【具体实施方式】

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。

本公开实施例提供了一种数据传输装置及喷墨打印系统，用以实现10Mbps以上的单向数据传输速度，并且可在同一条数据通道上区分发送不同类型的数据。

如图1所示，图1为本发明根据一示例性实施例示出的一种数据传输装置的框图。该数据传输装置包括输出电路A及接收电路B；所述输出电路A包括：

第一FPGA芯片1，设置于所述输出电路A上，且用于接收需要进行传输的数据之后输出与其对应的TTL电平信号。

差分信号发生器2，设置于所述输出电路A上，且连接于所述第一FPGA芯片1，用于接收所述第一FPGA芯片1输出的TTL信号并将其转换为高速差分信号后输出；也即，所述差分信号发生器2的作用是将第一FPGA芯片1输出的TTL信号转换为便于远距离传输的高速差分信号。

所述接收电路B包括：

差分信号调解器3，设置于所述接收电路B上，且连接于所述差分信号发生器2，用于接收所述差分信号发生器2输出的高速差分信号并将其转换为TTL电平信号；也即，所述差分信号解调器3作为对应的信号解调设备，将接收到的高速差分信号转换成TTL信号，以便第二FPGA芯片4进行采集。

第二FPGA芯片4，设置于所述接收电路B上，且连接于所述差分信号调解器3，用于采集所述差分信号调节器转换的TTL电平信号。

在一些实施例中，如图3及图4所示，图3为本发明根据一示例性实施例示出的一种数据传输装置的第一FPGA芯片的框图。图4为本发明根据一示例性实施例示出的另一种数据传输装置的第一FPGA芯片的框图。所述第一FPGA芯片1包括：

数据匹配模块11，用于对需要进行传输的数据根据类别与速率进行匹配之后输出；在图4所示的实施例中，所述数据匹配模块11为FRAM_CTRL，且FRAM_CTRL负责对需要传输数据类别和速率等进行匹配。

数据发送匹配模块12，连接于所述数据匹配模块11，用于在接收所述数据匹配模块11输出的数据之后将其按位匹配并输出；在图4所示的实施例中，所述数据发送匹配模块12为CMD_FRAM以及DATA_FRAM，在本实施例中，CMD_FRAM和DATA_FRAM实际上是完全相同的两个数据发送匹配模块，用于按位匹配发送数据；在图4所示的生死回来中，ADDR和STATE信号用于生成CMD信号。可理解的，所述第一FPGA芯片1的架构可任意扩展发送数据的通道数(数据发送匹配模块12)，例如在其他模块整体不做大改动的情况下，可以增加一个DATA1_FRAM，输出多一个DATA1信号。需注意的是，每增加一路数据通道，就要相应增加一组双绞线。

数据输出模块13，连接于所述数据发送匹配模块12和所述数据匹配模块11，用于在接收所述数据发送匹配模块12和所述数据匹配模块11输出的数据之后，输出TTL电平信号；在图4所示的实施例中，所述数据输出模块13为DATA_OUT，用于输出CMD信号、DATA信号、DSYNC信号和DCLK信号灯TTL电平信号。

如图5及图6所示，图5为本发明根据一示例性实施例示出的一种数据传输装置的第二FPGA芯片的框图。图6为本发明根据一示例性实施例示出的另一种数据传输装置的第二FPGA芯片的框图。所述第二FPGA芯片4包括：

数据接收模块41，连接于所述数据输出模块13，用于接收所述数据输出模块13输出的TTL电平信号；在图6所示的实施例中，所述数据接收模块41包括CMD_RECIVE，DATA_RECIVE，且两者是相同的两个数据接收模块，只是逻辑上接收的TTL电平信号分为CMD信号和DATA信号两个类别。可理解的，与所述第一FPGA芯片1(发送端)对应，如果所述第一FPGA芯片1增加一个发送数据的通道(数据发送匹配模块12)，则第二FPGA芯片4需要增加一个数据接收通道(数据接收模块41)。

数据解析模块42，连接于所述数据接收模块41，用于对所述数据接收模块41接收的TTL电平信号进行解析之后输出与其状态对应的数据。在图6所示的实施例中，所述数据解析模块42为DATE_DEV，DATE_DEV负责把CMD信号解析成COMMAND和ADDR同时把对应状态的DATA数据输出；其中，CMD信号按照功能结构划分成三部分：命令(COMMAND)、地址(ADDR)和本次传输数据的类型(STATE)。

在一些实施例中，如图4及图7所示，图7为本发明根据一示例性实施例示出的又一种数据传输装置的第一FPGA芯片的框图。所述第一FPGA芯片1还包括：

速率选择模块14，连接于所述数据匹配模块11、所述数据发送匹配模块12和所述数据输出模块13，用于进行速率选择，从而实现不同数据不同速率的传输特性。在图4所示的实施例中，所述速率选择模块14为SPEED_SELECT，且其负责发送速率DCLK的生成。

在一些实施例中，如图1及图2所示，图2为本发明根据一示例性实施例示出的数据传输时序图。在本实施例中，本协议规定使用4个信号进行数据传输(在此4个信号的划分和定义架构下的任何长度的数据传输均在本发明的保护范围内)，也即所述TTL电平信号包括的以下四个信号：

DSYNC信号：同步信号，也即图1和图2中标注的DSYNC，DSYNC信号在空闲状态下为低电平，在数据传输过程当中为高电平。

DSCLK信号：时钟信号，也即图1和图2中标注的DSCLK，DSCLK信号在空闲状态下为低电平，当DSYNC信号变高后起振，占空比为50％，保证一次传输过程当中含有32个下降沿；可理解的，其时钟速率可根据发送数据的不同进行自定义。

DATA信号：数据信号，也即图1和图2中标注的DATA信号，DATA信号在DSCLK信号上升沿时切换数据，DSCLK信号下降沿时保持数据稳定。载荷为有用数据，单次传输为32bit。

CMD信号：命令与状态信号，也即图1和图2中标注的CMD，CMD信号在DSCLK信号上升沿时切换数据，在DSCLK信号下降沿时保持数据稳定。其中，如表1所示，CMD信号按照功能结构划分成三部分：命令(COMMAND)、地址(ADDR)和本次传输数据的类型(STATE)。

表1 CMD信号结构

其中：

COMMAND：数据发送端对数据接收端发送的指令性信号，占用2个字节。

ADDR：数据发送端的板级地址，占1字节。

STATE：本帧数据的类型，占1字节。

可理解的，如图1所示，所述数据输出模块13包括用于输出DSYNC信号的DSYNC输出端(图1中DSYNC信号的输出位置)、用于输出DSCLK信号的DSCLK输出端(图1中DSCLK信号的输出位置)、用于输出CMD信号的CMD输出端(图1中CMD信号的输出位置)、用于输出DATA信号的DATA输出端(图1中DATA信号的输出位置)；

所述数据接收模块41包括用于接收DSYNC信号的DSYNC接收端(图1中DSYNC信号的接收位置)、用于接收DSCLK信号的DSCLK接收端(图1中DSCLK信号的接收位置)、用于接收CMD信号的CMD接收端(图1中CMD信号的接收位置)、用于接收DATA信号的DATA接收端(图1中DATA信号的接收位置)。其中，接收CMD信号的CMD接收端根据CMD信号中的ADDR来分辨数据来源，根据STATE来分辨数据类型。

在一些实施例中，如图4及图8所示，图8为本发明根据一示例性实施例示出的一种数据传输装置的数据发送匹配模块的框图。所述数据发送匹配模块12包括：

命令发送匹配单元121，连接于所述数据匹配模块11和所述数据输出模块13，用于在接收所述数据匹配模块11输出的CMD信号之后将其按位匹配并输出；在图4所示的实施例中，所述数据发送匹配模块12为CMD_FRAM。

数据发送匹配单元122，连接于所述数据匹配模块11和所述数据输出模块13，用于在接收所述数据匹配模块11输出的DATA信号之后将其按位匹配并输出；在图4所示的实施例中，所述数据发送匹配模块12为DATA_FRAM。

如图6及图9所示，图9为本发明根据一示例性实施例示出的一种数据传输装置的数据接收模块的框图。所述数据接收模块41包括：

命令接收单元411，连接于所述数据解析模块42和所述差分信号调节器，用于接收所述差分信号调节器转换的CMD信号并将其输出至所述数据解析模块42；在图6所示的实施例中，所述数据接收模块41为CMD_RECIVE。

数据接收单元412，连接于所述数据解析模块42和所述差分信号调节器，用于接收所述差分信号调节器转换的DATA信号并将其输出至所述数据解析模块42。在图6所示的实施例中，所述数据接收模块41为DATA_RECIVE。

在一些实施例中，所述命令发送匹配单元121和/或所述数据发送匹配单元122的数量为多个；也即，所述第一FPGA芯片1的架构可任意扩展发送数据的通道数(命令发送匹配单元121和/或数据发送匹配单元122)，例如可以增加一个DATA1_RECIVE，输出多一个DATA1信号。需注意的是，每增加一路数据通道，就要相应增加一组双绞线。

所述命令接收单元411和/或所述数据接收单元412的数量为多个。也即，与所述第一FPGA芯片1(发送端)对应，如果所述第一FPGA芯片1增加一个发送数据的通道(命令发送匹配单元121和/或数据发送匹配单元122)，则第二FPGA芯片4需要增加一个数据接收通道(命令接收单元411和/或数据接收单元412)。

在一些实施例中，如图4及图10所示，图10为本发明根据一示例性实施例示出的一种数据传输装置的数据匹配模块的框图。所述数据匹配模块11包括：

数据类别切换单元111，连接于所述数据发送匹配模块12，用于切换需要进行传输的数据的发送类别之后将其输出。在图4所示的实施例中，图4中的RATE信号用于数据发送类别的切换，可理解的，规律地控制该RATE信号也可实现时分复用的数据发送。

本发明实施例提供的上述装置，可以实现10Mbps以上的单向数据传输速度，并且可在同一条数据通道上区分发送不同类型的数据。

本发明还提供一种喷墨打印系统，包括所述的数据传输装置。所述喷墨打印系统具有该数据传输装置可实现10Mbps以上的单向数据传输速度，并且可在同一条数据通道上区分发送不同类型的数据的有益效果。

本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器和光学存储器等)上实施的计算机程序产品的形式。

本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。