本实用新型涉及处理器技术领域，具体的说是一种通用输入输出时序处理器。
背景技术：
在现有的芯片中，如果要实现各种数字接口，就必须在内部加入其控制器。例如要实现SPI接口，就必须加入SPI控制器，要加入UART接口，就必须加入UART控制器，要实现对片外SRAM的读写访问就必须加入SRAM的控制器。然而这些芯片在不同使用者那里的应用场景并不相同。有些客户不需要SPI，但芯片却集成了；而有些客户需要XXX接口，但芯片却没有集成；有些客户需要8路PWM接口，而芯片却只集成了2路。芯片集成了客户不需要的接口，导致性价比下降，不必要的功耗也会增加。而且每设计一种接口会比较复杂，延长了芯片研发生产的周期，也导致成本上升。同时过多接口的加入，导致芯片设计复杂，漏洞过多，出现错误概率增加。
技术实现要素：
针对上述现有技术不足，本实用新型提供一种通用输入输出时序处理器。
本实用新型提供的一种通用输入输出时序处理器是通过以下技术方案实现的：
一种通用输入输出时序处理器，由总线接口桥、处理器寄存器堆、时序控制状态机、时序发生计数器、时序RAM存储器、串并转换控制器组成，所述处理器寄存器堆包含多个序列控制寄存器组，其中：
所述总线接口桥分别连接处理器寄存器堆、时序RAM存储器，总线接口桥从总线上接收CPU的各种命令传递给各个寄存器，起到了一个命令格式转换的作用；
所述处理器寄存器堆连接时序控制状态机，处理器寄存器堆用于暂存处理器的处理数据；
所述时序控制状态机连接时序发生计数器，时序控制状态机由取指控制器、译码器、执行器组成，取指器用于读取控制代码，译码器用于分析代码并翻译成执行器便于执行控制的代码，执行器用于配合计数器具体实施控制；
所述时序发生计数器连接时序RAM存储器；
时序RAM存储器连接串并转换控制器组，时序RAM存储器存储各个序列的控制代码，方便于序列状态机和串并转换控制器的读取，所述串并转换控制器用于完成位宽转换，从时序RAM存储器读取数据，然后依次输送到指定的引脚上；
所述序列控制寄存器组中，每个序列控制寄存器组对应1个序列控制。
所述串并转换控制器是双向的，可从当前设定成输入的引脚上读取数据，写入到存储器的指定位置。
本实用新型的有益效果是：
1、实现一种通用的，即支持各种数字端口输入输出时序变化要求，应对复杂多变的各种数字接口协议；
2、降低芯片研发周期；
3、功耗更低；
4、可应用于各种带输入输出数字接口的芯片中。在应用过程中也可以根据应用场景将时序处理器分类以进行简化。例如，有些端口上的时序处理器只支持串行输入（读取某一引脚上的数值将其串转并成字节数据写入RAM）或输出（将RAM字节数据并转串输出到某一引脚）；有些端口上的时序处理器只支持并行输入（例如，同时读取8个引脚上的数据，作为1个字节写入RAM）或输出（例如，从RAM中读取1个字节并行输出到8个引脚），不进行串并转换；有些端口上的时序处理器支持并行输出，不支持并行输入等等。这些都是为了根据实际情况简化设计而作的类别划分。
附图说明
图1是通用输入输出时序处理器结构示意图。
具体实施方式
下面将通过实施例对本实用新型的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
文中英文缩写释义：CPU：中央处理器单元；GPIO：通用输入输出端口；MUX：多路选择器；IIC：集成电路总线；UART：通用异步收发传输器；PWM：脉冲宽度调制；RAM：随机存取存储器；SPI：串行外设接口；外设IP：在集成电路的可重用设计方法学中，IP核，全称知识产权核（英语：intellectual property core），是指某一方提供的、形式为逻辑单元、芯片设计的可重用模块。
实施例1：
如图1所示的一种通用输入输出时序处理器，由总线接口桥、处理器寄存器堆、时序控制状态机、计数器，时序RAM存储器，串并转换控制器组成。
总线接口桥用于从总线上接收CPU的各种命令传递给各个寄存器。起到了一个命令格式转换的作用。
处理器寄存器堆内部包含若干个序列控制寄存器组（每个寄存器组对应1个序列控制），用于暂存处理器的处理数据。序列首地址寄存器记录了要发生序列的在存储器中访问的起始地址，序列尾地址寄存器记录了要发生序列的在存储器中的结束地址。序列控制寄存器有方向灵活性控制，串并转换，启动条件，大小端控制，序列长度控制，发生次数控制，位使能等。
序列长度控制要发生序列的长度和序列发生次数。其序列长度最大值受限于存储器的大小，根据应用场景和系统规格确定时序存储器的容量。容量越大，序列长度最大值也就越大。序列长度最小值为1位。另外注意存储器中不止存储1个序列，可以存储多个序列。也可以通过程序控制各个序列的发生先后顺序和次数。
每个序列的发生次数从只发生1次到无数次（即持续不停的发生）。每个序列启动的条件有：1、受CPU控制直接启动；2、当某个序列结束时启动或者和某个序列同时启动；3、当输入引脚上出现指定的上升沿，下降沿，边沿（上升沿或下降沿），等于0时或等于1时启动，这些条件要由CPU事先配置入控制寄存器。序列速度寄存器控制要发生序列的运行速度，即每个位占用多少个时钟周期。支持每个序列设定不同的速度。
位使能决定究竟是哪些引脚参与本次序列发生。
序列发生控制状态机是中央控制器，决定序列发生的各个步骤，并具体实施。与之配合的计数器起到定时的辅助控制的作用。序列发生控制状态机由3个控制器组成。取指器用于读取控制代码，译码器用于分析代码并翻译成执行器便于执行控制的代码。而执行器用于配合计数器具体实施控制。
时序RAM存储器存储各个序列的控制代码，方便于序列状态机和串并转换控制器的读取。CPU可以像访问普通RAM存储器那样访问这个RAM存储器，所以当时序处理器不工作时，这个RAM存储器可以当做一般存储器供CPU使用。
因为从存储器中读取的数据和写入的数据的位宽是固定的，而每个序列所作用于的引脚的个数不同，引脚的编号也不同。例如序列A控制了4个引脚，分别是引脚0,1,2,3；序列B控制了8个引脚，分别是引脚0,1,5,6,10,11,12,13。所以需要串并转换控制器来完成这个转换操作。串并转换控制器用于完成位宽转换，受中央控制器的决定，从存储器读取数据，然后依次输送到制定的引脚上。同时串并转换控制器是双向，从当前设定成输入的引脚上读取数据，写入到存储器的指定位置。
以上所述实施例仅表示本实用新型的实施方式，其描述较为具体和详细，但并不能理解为对本实用新型范围的限制。应当指出的是，对于本领域的技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型保护范围。