多接口CPU模块的制作方法

本发明是关于现场总线通讯技术，特别是关于一种多接口CPU模块。

背景技术：

ISA总线(Industry Standard Architecture，工业标准体系结构)是IBM公司为PC制定的总线标准，允许多个CPU共享系统资源，兼容性好，它在上个世纪80年代是最广泛采用的系统总线，ISA总线的时钟频率是8MHZ，数据传输的最高传输速率是16M/S。可见，ISA总线传输速率过低、CPU占用率高、占用硬件中断资源。另外，在工业领域目前很多CPU芯片或模块不再支持ISA总线，进而采用通信更快且有效的总线(如PCI、LPC)。

由于ISA总线本身的技术优势，目前仍有大量的外围设备仍然沿用了标准的ISA总线，但是要实现与CPU通讯必须进行协议转换。另外，当前工业控制的很多设备只是沿用了ISA总线的局部功能，标准的总线无法直接与此类设备连接，不够灵活。

在工业控制当中，控制设备的CPU板卡往往要与不同接口的设备进行通讯，如以太网接口、串口、CAN总线接口等等，如果根据不同的需求每次都单独设计对应的CPU板卡，由于CPU板卡设计及制造工艺要求高，难免造成费用及风险的增加。

技术实现要素：

本发明实施例提供了一种多接口CPU模块，可以解决现有技术中CPU无法与ISA总线直接通讯的问题以及接口资源不丰富的问题。

为了实现上述目的，本发明实施例提供了一种多接口CPU模块，包括：SOC部分、存储部分、PCIE部分、ISA部分及连接器；

所述SOC部分，包括至少两路PCIE接口、两组USB接口、一组LPC接口、一组SATA接口、两组UART接口、一组SPI接口、一组VGA接口、一组存储控制接口及一组内存控制接口；

所述存储部分，由内存芯片及存储芯片组成，所述内存芯片通过所述内存控制接口与所述SOC部分连接，所述存储芯片通过一组所述SATA接口与所述SOC部分连接；

所述PCIE部分，包括两个以太网桥片，两路PCIE接口分别通过一个以太网桥片连接至以太网接口，所述以太网接口连接至连接器；

所述ISA部分，包括ISA桥片、FPGA及CAN控制器；所述ISA桥片通过所述LPC接口连接至所述SOC部分，SIA桥片从所述SOC部分得到的ISA信号，通过一ISA总线同时传输至所述连接器及所述FPGA的I/O引脚，引出到所述连接器作为辅助的输出片选信号或输入中断信号；所述FPGA连接至所述CAN控制器，所述CAN控制器通过CAN总线连接至所述连接器；

所述连接器通过两组USB接口、两组UART接口、一组SPI接口及一组VGA接口连接至所述SOC部分。

一实施例中，所述SOC部分通过所述SPI接口连接至一BIOS。

一实施例中，所述SOC部分还包括第三路PCIE接口，所述SOC部分通过所述的第三路PCIE接口连接至所述连接器。

一实施例中，局部的所述ISA总线与所述FPGA之间传输的信号包括：地址线SA[19:0]、地址线LA[23:17]、数据线DA[7:0]、IOR#信号、IOW#信号、MEMR#信号、MEMW#信号、IOCS16#、MEMCS16#及中断请求信号IRQ[15:3]。

一实施例中，所述FPGA包括：

地址译码模块，根据ISA设备的规划要求对不同的地址段输出不同的片选信号和使能所述片选信号到所述连接器；

辅助诊断模块，连接所述地址译码模块，用于提供所述FPGA分配到连接器方向的部分引脚。

一实施例中，所述FPGA根据所述ISA信号的控制通过所述CAN控制器产生一路CAN总线接口连接所述连接器。

一实施例中，所述FPGA还包括CAN驱动器，所述CAN驱动器的片选地址由所述地址译码模块产生。

一实施例中，所述ISA发送的地址和数据由所述FPGA调整顺序发送到所述连接器。

一实施例中，所述FPGA将局部的所述ISA总线传输过来的地址信号发送给所述CAN控制器，同时产生一个ALE下降沿使所述CAN控制器锁存地址信号，然后将待发送的指令根据读写信号和片选信号及CAN控制器时序输出。

一实施例中，所述连接器为COME连接器。

本发明实施例的多接口CPU模块操作方便，该模块既能提供标准的ISA总线，又能通过调整FPGA程序与局部ISA总线设备通讯；

本发明实施例的多接口CPU模块功能多，支持ISA总线的8位或16位数据宽度，支持IO操作方式或MEMORY操作方式；

本发明实施例的多接口CPU模块接口丰富，不但提供ISA接口，还扩展了工业控制中常用的CAN、串口、以太网接口、SATA接口、USB接口、VGA接口、GPIO和高速的PCIE接口，便于对其他模块的通讯。该模块即含有低速的并行总线又含有高速的串行总线，丰富的接口能满足多种场合的接口需求。

本发明可以解决现有技术中CPU无法与ISA总线直接通讯的问题以及接口资源不丰富的问题。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例的具有多接口通讯功能的CPU模块的原理框图；

图2为本发明实施例的ISA总线部分的FPGA部分接口示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图1为本发明实施例的多接口CPU模块的结构示意图，如图1所示，该多接口CPU模块包括：SOC部分、存储部分、PCIE部分、ISA部分及连接器。

SOC部分为X86平台的CPU核心芯片，其接口资源包括至少两路PCIE接口、两组USB接口、一组LPC接口、一组SATA接口、两组UART接口、一组SPI接口、一组VGA接口、一组存储控制接口(EMCC)及一组内存控制接口。一实施例中，内存控制接口64位宽，支持DDR3L。

如图1所示，存储部分由内存芯片(内存)及存储芯片(存储)组成，内存芯片通过内存控制接口DDR3L与SOC部分连接，存储芯片通过一组SATA接口与SOC部分连接。

PCIE部分包括两个以太网桥片，两路PCIE接口分别通过一个以太网桥片连接至以太网接口(ETH1及ETH2)，以太网接口连接至连接器(可以为COME连接器)。以太网桥片例如可以为Intel公司的82574或I210，本发明不以此为限。

ISA部分为本发明多接口CPU模块的核心部分，为了获得标准的ISA总线，采用LPC到ISA的桥片来实现。ISA部分包括ISA桥片、FPGA及CAN控制器。ISA桥片通过LPC接口连接至SOC部分，SIA桥片从SOC部分得到的ISA信号，通过一ISA总线同时传输至连接器及FPGA(局部的ISA总线连接至FPGA)的I/O引脚，引出到连接器作为辅助的输出片选信号或输入中断信号。标准的ISA总线只能访问标准的ISA设备，对于一些局部ISA总线的设备可能无法直接访问，例如ISA子设备无MEMCS16#引脚时，ISA主设备无法灵活的进行8位或16位控制。为了辅助通讯，本发明将ISA信号中除去数据线外其它的ISA信号同时接到一块FPGA的IO引脚，同时FPGA的一部分引脚引出到连接器可作为辅助的输出片选信号或输入中断信号。

本发明实施例中，ISA桥片可以为W83626或ITE8888。

FPGA连接至CAN控制器，CAN控制器通过CAN总线连接至连接器，FPGA的作用主要是辅助ISA总线通讯。

连接器通过两组USB接口、两组UART接口、一组SPI接口及一组VGA接口连接至SOC部分。

SOC部分通过一SPI接口连接至一BIOS。

一实施例中，SOC部分还包括第三路PCIE接口，SOC部分通过第三路PCIE接口直接连接至连接器。

如图2所示，一实施例中，局部ISA总线与所述FPGA之间传输的信号包括：地址线SA[19:0]、地址线LA[23:17]、数据线DA[7:0]、IOR#信号、IOW#信号、MEMR#信号、MEMW#信号、IOCS16#、MEMCS16#及中断请求信号IRQ[15:3]。由于FPGA的可编程功能，FPGA与连接器之间进行连接时，可以根据实际的设计需求来定制IO引脚的作用。

一实施例中，如图2所示，所述FPGA包括：

地址译码模块，可以根据ISA设备的规划要求对不同的地址段输出不同的片选信号和使能所述片选信号到所述连接器。具体地，地址译码模块可以根据ISA总线输出的地址进行译码判断，根据ISA设备规划要求对不同的地址段输出不同的片选信号和使能信号到连接器。该功能适用于当被访问的多个设备具有独立的片选信号端的情况，这样可以方便的调整对应的地址空间。另外，如果被访问的ISA设备不具备IOCS16#或MEMCS16#引脚，该地址译码模块可以根据约定的地址范围对ISA主设备反馈IOCS16#或MEMCS16#状态，进而调整数据访问位宽。为了对不同ISA设备或ISA总线的访问，经常需要总线buffer芯片，并且在无访问状态下关闭buffer，所以地址译码模块还负责根据读写指令单独输出一个使能信号(DEN#)到连接器，FPGA内部采用读写信号的与运算来处理。这样对于一些非标准ISA设备同样可以实现通讯,而且在不改变设备硬件情况下灵活调整。

辅助诊断模块，连接所述地址译码模块，用于提供所述FPGA分配到连接器方向的部分引脚。可以连接到从ISA设备的板卡，诊断输出引脚，从ISA设备一些状态发生异常后，FPGA可以快速的获取相关状态，根据实际需求进行综合判断后可通过两种方式反馈给ISA，一种是通过ISA的中断，另一种是通过内部的数据寄存器的置位，等待ISA总线访问此数据。这样处理的方式是，中断号可以调整，中断逻辑可以修改。本实施例中的FPGA可以采用Altera Stratix II系列EP2S60F1020I4N，本发明不仅限于此。

FPGA根据ISA信号的控制通过所述CAN控制器产生一路CAN总线接口连接所述连接器。FPGA还包括CAN驱动器，所述CAN驱动器的片选地址由所述地址译码模块产生。ISA通过FPGA驱动CAN控制器主要流程是控制好地址和数据的复用切换问题，首先CAN驱动器的片选地址由FPGA的译码部分产生，ISA发送的地址和数据由FPGA调整顺序发送到COME连接器。FPGA将所述ISA总线传输过来的地址信号发送给所述CAN控制器(SJA1000)，同时产生一个ALE下降沿使CAN控制器锁存地址信号，然后将待发送的指令根据读写信号和片选信号及CAN控制器时序输出。

本发明实施例的多接口CPU模块操作方便，既能提供标准的ISA总线，又能通过调整FPGA程序与局部ISA总线设备通讯；

本发明实施例的多接口CPU模块功能多，支持ISA总线的8位或16位数据宽度，支持IO操作方式或MEMORY操作方式。

本发明实施例的多接口CPU模块接口丰富，该接口的板卡不但提供ISA接口，还扩展了工业控制中常用的CAN、串口、以太网接口、sata接口、USB接口、VGA接口、GPIO和高速的PCIe接口，便于对其他模块的通讯。该多接口CPU模块即含有低速的并行总线又含有高速的串行总线，丰富的接口能满足多种场合的接口需求。

本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

本发明中应用了具体实施例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。