本发明属于集成电路封装设计领域，具体涉及一种针对集成qfn芯片的板级封装设计优化方法。
背景技术：
封装不仅可为集成电路与外部系统提供必要的电气连接，也对集成电路起到机械或环境保护的作用。随着微电子技术的迅速发展，高水平高的封装设计已成为一项颇具挑战的工作。封装一般可定义成4个级别：晶片级、芯片级、板级和系统级。板级封装是指将芯片及无源器件共同安装到印制电路板上，以构成具有特定功能的集成电路板。板级封装需为所集成的芯片提供一个稳定、可靠的工作环境；故，芯片本身的封装特性对于板级封装设计具有至关重要的影响。qfn作为一种无引脚芯片封装（也称之为lcc），因其引脚与焊盘之间导电路径短而具有很低的自感系数及电阻，所以它能提供卓越的电性能。目前，qfn芯片已广泛应用于手机、平板及其他便携小型电子设备中。
由于集成电路板的基板及所集成器件封装材料热膨胀系数不同，在芯片自发热和环境温度变化的综合作用下将产生局部热应力和翘曲，从而可能引发封装裂纹与电性能失真等严重失效。当板级封装集成qfn芯片，这种问题则尤为突出。多数情况下，qfn芯片是电子系统的核心器件，其电性能可以直接决定了系统整体性能。并且，qfn芯片结构非常精密，即使是局部微米级翘曲都可能导致其电性能出现较大偏差。传统板级封装设计主要依靠工程经验，由于缺乏必要的理论依据，难以实现最优设计；面临此类复杂问题时（如qfn芯片翘曲容限仅为微米级），传统方法常常难以满足设计要求。较为先进的设计方法是将数值仿真技术与优化理论有机结合，通过构建基于数值仿真的优化模型以实现板级封装的最优化设计。此类方法的研究尚处于初步阶段，仍存在一系列技术难点亟需解决。首先，构建有效优化模型不仅需要综合考虑集成电路板的电性能、热性能和机械性能，还需兼顾制造成本和工艺难度，这对于一般技术人员极具挑战。其次，优化模型中目标函数或约束基于耗时仿真模型，设计寻优与约束分析彼此嵌套，包含数值仿真的优化模型求解可能面临严重的效率问题和收敛障碍。因此，针对集成高性能qfn芯片的集成电路板，提出一种有效的板级封装设计优化方法，对于实现高性价比和高可靠性的电子设备封装设计具有非常重要的工程意义。
技术实现要素：
本发明的目的在于提供一种针对集成qfn芯片的板级封装设计优化方法，该方法基于电路板热力耦合仿真模型，对不确定工况下的qfn芯片热应力和局部翘曲逐一构建极限状态方程并求解，从而得到具最优成本的板级封装设计方案。本发明通过下述技术方案实现。
一种针对集成qfn芯片的板级封装设计优化方法，该方法包括以下步骤。
1）确定集成电路板的参数并建立热力耦合仿真模型；
2）构建焊盘热应力和晶片翘曲的性能函数；
3）构建焊盘热应力和晶片翘曲的极限状态方程；
4）构建焊盘热应力和晶片翘曲的近似极限状态方程；
5）校核焊盘强度和晶片翘曲；
6）结束并输出板级封装最优设计和固定点最优误差容限。
进一步地，所述步骤1）中集成电路板的参数包括：基板及各器件的结构尺寸、平面坐标、弹性模量、泊松比、热膨胀系数、工作热耗，以及固定点平面坐标、集成电路板的工作温度区间；所述步骤1）中热力耦合仿真模型是指：根据所确定的集成电路板参数，建立集成电路板热力耦合仿真模型。
进一步地，所述步骤2）中焊盘热应力和晶片翘曲的性能函数是指：以固定点法向坐标为自变量，以qfn芯片焊盘峰值热应力和qfn芯片内部晶片翘曲为因变量，分别构建焊盘热应力性能函数σ(x)和晶片翘曲性能函数δ(x)；σ表示焊盘峰值热应力；δ表示晶片翘曲，即晶片角点与中心之间的法向偏差；x表示固定点法向坐标向量，可写成x=(x1,x2,…,xi,…,xn)。
进一步地，所述步骤3）中焊盘热应力和晶片翘曲的极限状态方程是指：考虑存在固定点加工误差，分别构建qfn芯片焊盘峰值热应力极限状态方程max{σ(x)|e}-[σ]=0和qfn芯片内部晶片翘曲极限状态方程max{δ(x)|e}-[δ]=0；max表示峰值计算，max{σ(x)|e}表示存在固定点误差时的焊盘热应力峰值，max{δ(x)|e}表示存在固定点误差时的晶片翘曲峰值；[σ]表示焊盘材料的许用应力；[δ]表示晶片的许用翘曲；e表示固定点误差容限，对于某一xi由于存在e，xi不再是一确定值而属于一区间；该区间的上下界为：xic-e和xic+e，xic为区间中点。
进一步地，所述步骤4）中焊盘热应力的近似极限状态方程是指：对焊盘热应力的极限状态方程在x的中点向量xc处建立线性近似，构建焊盘热应力的近似极限状态方程：
lσ(x)=σ(xc)+e∑ni=1|∂σ(xc)/∂xi|-[σ]=0
求解上式可得基于焊盘热应力的最优封装设计：(xσ,eσ)。
进一步地，所述步骤4）中晶片翘曲的近似极限状态方程是指：对晶片翘曲的极限状态方程在x的中点向量xc处建立线性近似，构建晶片翘曲的近似极限状态方程：
lδ(x)=δ(xc)+e∑ni=1|∂δ(xc)/∂xi|-[δ]=0
求解上式可得基于晶片翘曲的最优封装设计：(xδ,eδ)。
进一步地，所述步骤5）中校核焊盘强度是指：将(xσ,eσ)代入到晶片翘曲近似极限状态方程的左侧，所得值如小于或等于0则(xσ,eσ)为可行解，否则为无效解；所述步骤5）中校核晶片翘曲是指：将(xδ,eδ)代入到焊盘热应力近似极限状态方程的左侧，所得值如小于或等于0则(xδ,eδ)为可行解，否则为无效解；
进一步地，所述步骤6）中板级封装最优设计和固定点最优误差容限是指：所述步骤5）得到的可行解，可写成(x*,e*)；x*表示板级封装最优设计，e*表示固定点最优误差容限。
本发明与现有技术相比，具有以下特点：
1）通过构建极限状态方程，考虑了存在加工误差时的qfn芯片局部热应力和晶片翘曲，由此得到的封装设计方案可具良好的工程实用性。
2）通过最大化误差容限，使得所得板级封装设计方案不仅可以满足热应力和翘曲的设计要求，同时也具有最低的加工成本和工艺难度；
3）求解极限状态方程面临双层嵌套优化，外层是对设计变量寻优，内层是误差区间分析；通过对极限状态方程建立线性近似，避免了求解过程中的嵌套寻优过程，大幅提升了计算效率；
4）避免了常规优化模型中设计寻优与约束分析的嵌套求解，将设计优化和各约束分析转变为一个序列求解过程，进一步提升了效率和收敛性。
附图说明
图1是本发明所提针对集成qfn芯片的板级封装设计优化流程图；
图2是集成电路板封装图；
图3是集成电路板热力耦合仿真模型图；
图4是板级封装最优设计下qfn芯片热应力图；
图5是板级封装最优设计下qfn芯片翘曲图。
具体实施方式
下面结合附图及实施例对本发明做进一步说明。
参照图1所示，本发明涉及的一种针对集成qfn芯片的板级封装设计优化方法，步骤如下。
1）步骤一，确定集成电路板的参数并建立热力耦合仿真模型
参照图2所示，根据已有信息，确定集成电路板的参数，包括：基板01、qfn芯片各部分02~06和器件07~10的结构尺寸、平面坐标、弹性模量、泊松比、热膨胀系数、工作热耗，以及固定点11~12的平面坐标、集成电路板的工作温度区间[-20℃，60℃]；具体信息如表1和表2所列。根据上述信息，通过有限元分析软件abaqus，建立如图3所示的电路板热力耦合仿真模型。
表1基板及器件参数
表2固定点参数
2）步骤二，构建焊盘热应力和晶片翘曲的性能函数
以固定点法向坐标为自变量，以qfn芯片焊盘峰值热应力和qfn芯片内部晶片翘曲为因变量，分别构建焊盘热应力性能函数σ(x)和晶片翘曲性能函数δ(x)；σ表示焊盘峰值热应力；δ表示晶片翘曲，即晶片角点与中心之间的法向偏差；x表示固定点法向坐标向量，可写成x=(x1,x2,x3,x4)。
3）步骤三，构建焊盘热应力和晶片翘曲的极限状态方程
在板级封装设计过程中，理论上可将上述集成电路板的所有参数均视作设计变量；然而，封装设计在实际工程中通常会受到诸多限制，比如系统结构要求、封装材料限制等。而大多数情况下，固定点的法向坐标可以由设计者决定；所以，在所提方法中将固定点法向坐标视作设计变量。max表示峰值计算，max{σ(x)|e}表示存在固定点误差时的焊盘热应力峰值，max{δ(x)|e}表示存在固定点误差时的晶片翘曲峰值；[σ]=56mpa表示焊盘材料的许用应力；[δ]=0.04mm表示晶片的许用翘曲；e表示固定点误差容限，对于某一xi由于存在e，xi不再是一确定值而属于一区间；该区间的上下界为：xic-e和xic+e，xic为区间中点。
4）步骤四，构建焊盘热应力和晶片翘曲的近似极限状态方程
对焊盘热应力的极限状态方程在x的中点向量xc处建立线性近似，构建焊盘热应力的近似极限状态方程：
lσ(x)=σ(xc)+e∑ni=1|∂σ(xc)/∂xi|-[σ]=0
求解上式可得基于焊盘热应力的最优封装设计：(xσ,eσ)=(0,0.1mm,-0.1mm,0.1mm,0.05mm)。
对晶片翘曲的极限状态方程在x的中点向量xc处建立线性近似，构建晶片翘曲的近似极限状态方程：
lδ(x)=δ(xc)+e∑ni=1|∂δ(xc)/∂xi|-[δ]=0
求解上式可得基于晶片翘曲的最优封装设计：(xδ,eδ)=(0,-0.1mm,-0.02mm,0.1mm,0.03mm)。
5）步骤五，校核焊盘强度和晶片翘曲
将(xσ,eσ)代入到晶片翘曲近似极限状态方程的左侧，所得值0.011mm大于0；表示在该封装设计方案下，晶片的实际翘曲值已经超过了许用翘曲值，所以(xσ,eσ)为无效解。将(xδ,eδ)代入到焊盘热应力近似极限状态方程的左侧，所得值-1.0mpa小于0；表示该封装设计方案可以同时满足晶片翘曲和焊盘热应力两方面的设计要求，所以(xδ,eδ)为可行解。
6）步骤六，结束，并输出板级封装最优设计和固定点最优误差容限
将步骤5）得到的可行解(xδ,eδ)写成(x*,e*)并输出；x*=[0,-0.1mm,-0.02mm,0.1mm,]表示集成电路板封装最优设计，e*=0.02mm表示固定点最优误差容限。
为表明本发明所提方法的特性，可将常规方法所得的板级封装设计和所提方法得到的最优设计做对比分析。在常规方法中，板级封装设计通常将固定点法向坐标考虑为x(0)=(0,0,0,0)，而其误差容限可根据现有工艺和设计要求给定e(0)=0.02mm。通过步骤三所述极限状态方程计算焊盘热应力峰值max{σ(x(0))|e(0)}=55.09mpa和晶体翘曲峰值max{δ(x(0))|e(0)}=0.052mm。可以发现，晶体翘曲峰值已大于其许用值[δ]=0.04mm，表明常规方法所得板级封装设计不能满足该集成电路板的设计要求。而本发明所提方法得到的板级封装最优设计下，焊盘热应力峰值max{σ(x*)|e*}=55.0mpa和晶体翘曲峰值max{δ(x*)|e*}=0.04mm；晶片翘曲较初始方案均有较大程度的降低（从0.052mm减少到0.04mm，减少23.1%），并且热应力峰值和翘曲峰值均小于各自的许用值。并且，优化后的误差容限e*=0.03mm较根据经验给定的e(0)=0.02mm较大程度的提升（前者是后者的1.5倍）；容差容易越大，工艺难度和制造成本越低。由此表明，本发明所提方法所得板级封装最优设计可以兼顾高可靠性和高性价比，具有良好的综合性能。
另外，在步骤四中通过对极限状态方程建立线性近似，消除了求解过程中设计变量寻优与误差区间分析的嵌套寻优过程，大幅提升了计算效率。与常规优化方法不同，本发明所提方法将设计寻优和约束分析的嵌套求解转变为由两个状态方程求解（如步骤四）和两次校核（如步骤五）组成的序列过程，进一步地提升了效率和收敛性。